新手求教、verilog中行为描述与结构描述区别？

想问一下，在verilog中，行为描述和结构描述到底有什么区别，感觉行为描述语句更直观、易读、易修改，而结构描述语句就没那么好读了。但是，总觉得有什么地方有区别，是否在下载到FPGA中的元件连接以及布线问题上有不一样的地方，哪种描述在什么情况下使用更好呢?