调用模块DDR3 UniPHY 问题
Error (174068): Output buffer atom "ddr3_I_settingdr3_I|unimaster_ver_0002:unimaster_ver_inst|unimaster_ver_p0:p0|unimaster_ver_p0_controller_phy:controller_phy_inst|unimaster_ver_p0_memphy_top:memphy_top_inst|unimaster_ver_p0_memphy:umemphy|unimaster_ver_p0_new_io_pads:uio_pads|unimaster_ver_p0_altdqdqsq_ddio[0].ubidir_dq_dqs|altdq_dqs2_ddio_3reg_stratixiv:altdq_dqs2_inst|pad_gen[0].data_out" has port "SERIESTERMINATIONCONTROL[0]" connected, but does not use calibrated on-chip termination.
Error (174068): Output buffer atom "ddr3_I_settingdr3_test_I|unimaster_verdr3_I|unimaster_ver_0002:unimaster_ver_inst|unimaster_ver_p0:p0|unimaster_ver_p0_controller_phy:controller_phy_inst|unimaster_ver_p0_memphy_top:memphy_top_inst|unimaster_ver_p0_memphy:umemphy|unimaster_ver_p0_new_io_pads:uio_pads|unimaster_ver_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_ddio_3reg_stratixiv:altdq_dqs2_inst|pad_gen[0].data_out" has port "PARALLELTERMINATIONCONTROL[13]" connected, but does not use calibrated on-chip termination
是否运行了pin_assignments.tcl? 使用uniphy时，综合后，需要运行该tcl文件，该tcl文件可以帮助客户自动添加管脚的电平及匹配约束。可以在pin planer里面查看dq上是否有input termination/output termination, 一般情况下应该有串行和并行的50欧姆匹配电阻，带calibration的
这个文没有看到?是自己写的管脚文件吗没有看到input termination/output termination, 串行和并行的50欧姆匹配电阻，带calibration的
需要添加两个列input termination , output termination.才能看到匹配电阻信息。 SSTL-15 Class I 的电平时你自己手动添加的么?
首先需要确认一下，你的uniphy添加到工程是否使用的是qip文件，因为qip里面包含了tcl文件，都是IP自己生成的。
然后运行综合，完成后，在QII里面点tools->Tcl scripts，就会出现tcl的列表，选择后缀为*_pin_assignments.tcl 运行，就把管脚的电平，电流及匹配电阻都加上了
是要右键 手动添加属性里的input termination/output termination两列
请问用QSYS例化一个 DDR3控制核时，它的参数应该怎样配置，还是保持不变，一直有错误，谢谢，急用啊！
请问例化 ddr3 的核时，上面参数有没有什么要变化的，谢谢，我例化的一直有错误。
请问之前的例化DDR3过程，参数有什么要变化的吗?我例化的一直有错误，谢谢啦！
小编，我最近做这个，遇到了和你一样的问题，请问如何解决的
@in3ity 第一步：添加qip文件
方法：assignments>>settings>>file>>添加生成IP文件夹里的.qip文件
第二步：运行pin_assignments.tcl文件
方法：tools>>Tcl Scripts...>>选择后缀为*_pin_assignments.tcl文件>>运行
亲测问题已解决
10楼的是正解。