FPGA 一个控制器硬核挂两个DDR芯片

请教大家，我打算使用这个方案，FPGA使用控制器硬核，外面挂两个16位DDR，这两个DDR的的差分时钟、地址线、控制线等共用，只有数据线使用各自的。希望做到两片同时访问，一次把32位数据分成两个16位写入两片ddr。不知道这样做有没有什么问题或隐患。尤其是差分时钟，FPGA出来后可以分叉供给两片DDR吗?
另外，用的ALTERA 的芯片，手册一直没查到关于这种用法的指示说明之类的，可能是看的不够仔细。如果有谁知道在哪里有这方面的应用资料，请告诉我吧，不胜感激！

也打算搞ddr，学习学习