FPGA纯小白求问一个基础问题
时间：10-02
整理：3721RD
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我在Quartus ii13.0里面用verilog HDL写了几行代码，然后开TestBench给了激励，但是最后用modelsim仿真的时候却在work里面找不到ywd2_vlg_tst文件，，自然也就看不到波形
仿真前要先设置Testbench文件
你可将源文件和写的激励一起添加到仿真中的work里?
测试文件是自己写的，还是系统创建的?