关于FPGA综合的问题

比如做个组合逻辑电路，如果只是增加或减少敏感表中的信号，是否会影响到最终生成的电路?
举个简单的列子
always @(a,b,c,d,t1,t2)
begin  
t1 = a|b;
t2 = c|d;
out = t1^t2;
end
跟
always @(a,b,c,d)
begin  
t1 = a|b;
t2 = c|d;
out = t1^t2;
end
会一样嘛?

当然会有影响咯，建议用组合逻辑的时候，写成always@（*）这样不会出错

灰常感谢你的解答。我看很多书上的解释是，敏感表的不一样只是影响仿真，而不会影响到最后综合生成的电路。

肯定会啊，敏感列表的变量一有变化执行过程块中的内容，而不再敏感列表里的，只有等待其所在过程块被执行，它才有机会执行。从一点就可以知道不一样啦

肯定会影响的！