FPGA程序问题
时间：10-02
整理：3721RD
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VHDL syntax error at MUX81a.vhd(1) near text "module"; expecting "entity", or "architecture", or "use", or "library", or "package", or "configuration"程序如下求解决谢谢大家了
module one(a,sl,b,out);
input a,b,sl;
output out;
reg out;
always @ (a or b or sl)
if(！sl) out=a;
else out=b;
endmodule
module one(a,sl,b,out);
input a,b,sl;
output out;
reg out;
always @ (a or b or sl)
if(！sl) out=a;
else out=b;
endmodule
VHDL的文件 却写成了Verilog的格式
我是按照书上写的做的啊 ，想仿真一下试试，迷糊！
我知道了回去改了一下解决问题了谢谢了！