大型设计中FPGA的多时钟设计策略注意事项

利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最

大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如

何进行布线，本文将对这些设计策略深入阐述。

    FPGA设计的第一步是决定需要什么样的时钟速率，设计中最快的时钟将确定FPGA必须能处理的时钟速率。最快时钟速率由设计中

两个触发器之间一个信号的传输时间P来决定，如果P大于时钟周期T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改

变，直到两个时钟周期以后才改变，

    多时钟设计的最严重问题之一是用异步时钟将两级逻辑结合在一起。由于异步时钟会产生亚稳态，从而严重降低设计性能，或完

全破坏设计所能实现的功能。在触发器的时序要求产生冲突时(设置时间和保持时间)将产生亚稳态，触发器的最终输出是未知的，并

使整个设计处于不确定状态。

    FPGA的最大时钟速率的确定很重要，因为设计的差异将影响到该最大值。然而，在芯片商的资料手册中常常可以看到“全局时钟

设置及保持时间”和“至CLB输出的时钟”两个参数，将这两个参数的最大值相加，再增加25%就能可以得到最小时钟周期的初略值，

在最大时钟速率条件下允许10%的余量，以保证过热条件下能正常工作。

    以上就是明德扬提供的的，明德扬作为国内最大的专业以培训FPGA设计的大型机构，近年来的实业可谓是蒸蒸日上，为了给企业

培养出更多更出色的高科技人才，明德扬推出点拨FPGA课程供广大学子

学习