软核的设计中添加DM9000A后引脚的分配问题

1.   module DM9000A(//HOST Side: Avalon slave signals
   
2.                 iDATA,
   
3.                 oDATA,
   
4.                 iCMD,
   
5.                 iRD_N,
   
6.                 iWR_N,         
   
7.                 iCS_N,
   
8.                 iRST_N,
   
9.                 iCLK,
   
10.                 iOSC_50,
    
11.                 oINT,
    
12.                 //DM9000A Side: export signals
    
13.                 ENET_DATA,
    
14.                 ENET_CMD,
    
15.                 ENET_RD_N,
    
16.                 ENET_WR_N,
    
17.                 ENET_CS_N,
    
18.                 ENET_RST_N,
    
19.                 ENET_INT,
    
20.                 ENET_CLK );
    
21.         //HOST Side
    
22.         input[15:0]                iDATA ;
    
23.         input                        iCMD ;
    
24.         input                        iRD_N ;
    
25.         input                        iWR_N ;
    
26.         input                        iCS_N ;
    
27.         input                        iRST_N ;
    
28.         input                     iCLK ;
    
29.         input                        iOSC_50 ;
    
30.         output [15:0]        oDATA ;
    
31.         output                        oINT ;
    
32. 
    
33.           //DM9000A Side
    
34.           output [15:0]        ENET_DATA ;
    
35.            output                        ENET_CMD ;
    
36.            output                        ENET_RD_N ;
    
37.            output                        ENET_WR_N ;
    
38.            output                        ENET_CS_N ;
    
39.            output                        ENET_RST_N ;
    
40.         output                        ENET_CLK ;
    
41.            input                        ENET_INT ;
    
42. 
    
43.         reg [15:0]                TMP_DATA ;
    
44.         reg                                ENET_CMD ;
    
45.         reg                                ENET_RD_N ;
    
46.         reg                                ENET_WR_N ;
    
47.         reg                                ENET_CS_N ;
    
48.         reg                                ENET_CLK ;
    
49.         reg [15:0]                oDATA ;
    
50.         reg                                oINT ;
    
51. 
    
52.         //写使能状态下将ENET_DATA位置高阻状态                                
    
53. 
    
54.         assign                ENET_DATA=ENET_WR_N?16'hzzzz:TMP_DATA ;
    
55.         
    
56. 
    
57.         always@(posedge iCLK or negedge iRST_N)
    
58.         begin
    
59.                  if(！iRST_N)
    
60.                 begin
    
61.                         TMP_DATA        <=0 ;
    
62.                         ENET_CMD        <=0 ;
    
63.                           ENET_RD_N        <=1 ;
    
64.                         ENET_WR_N        <=1 ;
    
65.                         ENET_CS_N        <=1 ;
    
66.                         oDATA                 <=0 ;
    
67.                         oINT                <=0 ;
    
68.                 end
    
69.                 else
    
70.                 begin
    
71.                         oDATA                  <=ENET_DATA ;
    
72.                         oINT                <=ENET_INT ;        
    
73.                         TMP_DATA        <=iDATA ;
    
74.                         ENET_CMD        <=iCMD ;
    
75.                         ENET_CS_N        <=iCS_N  ;
    
76.                           ENET_RD_N        <=iRD_N  ;
    
77.                         ENET_WR_N        <=iWR_N  ;
    
78.                 end
    
79.         end
    
80.         always@(posedge iOSC_50)        
    
81. 
    
82.         ENET_CLK <=  ~ENET_CLK ;
    
83.           assign        ENET_RST_N = iRST_N ;
    
84. 
    
85.    endmodule
    
86. 
    

DM9000A引脚分配问题

未有加入信号相关的驱动信号，从错误的提示中可以看出，conduit_end这个信号没有相关时钟，中断号需要重新分配一下...
端口除了输入输出需要配置以外，它还有相应的依赖信号，比如，这个输出信号它用了其他的某个信号，这种关系像是依赖一样，比如，没有时钟输入，分频模块就没有意义，在应用别人的IP核的时候，还需要认真读读他人些的IP核使用手册，自己写的话，也需要纳入考虑中。