verilog 不同的module之间信号连不上

1、模块调用时没有写对调用声明，比如没有写好模块的名称或reg/wire 类型；
2、关联方式错误，常用的有：位置关联合引脚关联。位置关联一点要顺序一致；引脚关联要注意格式，是被调用模块的引脚后面加（）；
3、时序或建模错误，建议分模块先仿真，准确后去调用。可以在草稿纸上简单画画。

例化有问题应该，不知道你是出错了链接不上还是编译通过了信号没有链接上，感觉问题描述没有表达清楚，也许我的理解有问题！建议用引脚关联易读，通用性强。

一楼正解，在使用各个模块时，需要例化，有两种方式，位置关联和引脚关联，如果你实在不会用，那就先把模块生成为符号块，然后在block文件中手动的连接，连接确定好了以后，再反生成需要的.v或者.vhd文件。确定连接好没好可以用RTL视图检查一下。