微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > EP2C5T144的时钟问题

EP2C5T144的时钟问题

时间:10-02 整理:3721RD 点击:
EP2C5T144中PLL_OUTn和PLL_OUTp输出时钟是否为相位相差180度?

不一定的,这个是可以配置的,在调用PLL核的时候有配置,位置相差可以设置-180~180度可配置。在配置的过程中有很详细的提示信息,如果对它的配置不熟悉的话,更详细的就是去看它的说明书,一般在配置的左上方,点击进去就可以查看的。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top