20nm时代，FPGA或将拔得头筹

与赛灵思7系列28nm产品系列一同推出的Vivado设计套件，针对20nm产品系列进行了进一步协同优化，将设计效率提高到新的层级。汤立人介绍说，新的Vivado设计套件可让设计人员将LUT利用率提升20%，性能提升3个速度等级，功耗降低35%，设计生产力提升4倍。此外，在配合C语言设计流程使用时，验证运行时间缩短100倍。RTL仿真和硬件协同仿真速度快3～100倍。而且利用Vivado的IP集成器和封装器实现IP重用可将集成速度加快4～5倍。

"新的Vivado设计套件可将以前的几个月设计周期缩短到几周，这是设计效率的大幅度提升。"汤立人强调，"通过与赛灵思Vivado设计套件针对最高生产力和结果质量的协同优化，20nm产品系列将能够为行业提供更具吸引力的ASIC和ASSP可编程替代方案。"

而Altera的异构20nm FPGA的开发通过全功能高级设计环境得以实现，这一设计环境包括系统集成工具(Qsys)、基于C语言的设计工具(OpenCL)以及DSP开发软件(DSP Builder)。Misha Burich表示，下一代高性能设计DSP开发人员不再需要花费数天甚至几个星期的时间来评估FPGA DSP解决方案的性能。通过集成OpenCL和DSP创新技术，采用业界标准设计工具和软件库，Altera产品能够实现5 TFLOPS的单精度DSP能力，这将重新树立业界TFLOPS/W硅片效率的标准。