基于TalusVortexFX的32/28纳米节点设计方案

　前言

目前的高端ASIC/ASSP/SoC器件开发商可考虑分为三大类：主流、早期采用者和技术领导者。在写这篇文章的时候，主流开发商正致力于65纳米技术节点设计，早期采用者开发商正专注于45/40纳米节点设计，而技术领导者开发商正力求超越32/28纳米及更小尺寸节点设计。随着技术采用开发步伐的日益加快，下一代的早期采用者过渡到32/28纳米节点的时间将不会很久，而他们的主流开发商同行也将紧随其后。

进行32/28纳米节点设计时会遇到许许多多的问题，包括：低功耗设计、串扰效应、工艺变异及操作模式和角点数量的显著增加。本文首先会为您呈现微捷码Talus®Vortex1.2物理实现流程的高层次视图，接着将介绍32/28纳米节点设计所包含的一些问题并描述TalusVortex1.2是如何解决的这些问题。

除了上述技术问题以外，32/28纳米节点日益提高的设计规模和复杂性还造成了工程资源(在不扩大团队规模的前提下取得更大成果，同时还保持甚至缩短现有时间表)、硬件资源(无须增加内存或购买全新设备，利用现有设备和服务器处理更大型设计)、满足日益紧张的开发时间表等方面相关问题的增加。为了解决这些问题，本文还将描述通过TalusVortexFX创新性的DistributedSmartSync™(分布式智能同步)技术,TalusVortex显著地提高了其容量和性能。TalusVortexFX提供了首款且唯一一款分布式布局布线解决方案。

TalusVortex1.2物理实现流程介绍

图1所展示的是标准TalusVortex1.2物理流程的高层次视图。从图中，您不难观察到它先假设了芯片级网表的存在，此网表可能已通过微捷码或第三方的设计输入和综合工具而生成。

图1.标准TalusVortex1.2流程高级视图

第一步，准备好网表;这包括了各种任务，如：如确定输入/输出焊盘(I/Opad)及所有宏单元的位置。第二步，进行标准单元布局(这是与全局布线同时进行，因为布线可能影响到单元布局，而单元布局也会对布局造成影响)。

在完成初始单元布局之后，第三步是综合时钟树,将其添加到设计中。多数时钟树综合工具并非执行真正的多模多角(MMMC)时钟树实现，而是将时序环境分为best-case(最佳情况)和worst-case(最差情况)角点。但这种做法过于的悲观，会导致性能一直处于“毫无起色”的状态。在32/28纳米节点，实现真正的MMMC时钟树势在必行(另见后文32/28纳米主题中“MMMC问题”部分)。因此Talus1.2的时钟树综合部署了完整的MMMC分析，以平均10%的延迟性改善和10%的面积缩小实现了更为先进的鲁棒性时钟系统，如图2所示

图2.全MMMC时钟树综合实现了更为先进的鲁棒性时钟系统

一旦时钟树添加成功，那么第四步是执行复杂的优化工作。而接下来的第五步则是进行详细布线。Talus1.2流程的收敛特性确保了详细布线结束时的时序可与流程早期所见到的时序密切吻合，甚至在考虑到串扰时也是如此(另见后文32/28纳米主题中“串扰问题”部分)。

32/28纳米低功耗问题

图3.功耗是目前芯片设计最为关心的问题

工程师能够部署各种各样的技术来控制器件的动态(开关)功耗和漏电功耗。这些技术包括(但不限于)多开关阈值(multi-Vt)晶体管的使用、多电源多电压(MSMV)、动态电压与频率缩放(DVFS)及电源关断(PSO)。

在多开关阈值晶体管情况下，非关键时序路径上的单元可由漏电量较低、功耗较少、开关速度较慢的高开关阈值(high-Vt)晶体管来组成;而关键时序路径上的单元则可由漏电量较高、功耗较多、开关速度显著加快的低开关阈值(low-Vt)晶体管来组成。

多电源多电压(MSMV)所包括的芯片可分为不同区域(有时称为“电压岛”或“电压域)，不同区域拥有不同的供电电压。分配到较高电压岛的功能块将拥有较高性能和较高功耗;而分配到较低电压岛的功能块则将拥有较低性能和较低功耗。

动态电压与频率缩放(DVFS)技术的使用是通过改变一个或多个功能块的相关电压或频率来优化性能与功耗间折衷权衡。例如：1.0V的额定电压在功能块活动率低时可降至0.8V以降低功耗，或在需要时它也可以提至1.2V以提高性能。同样地，额定时钟频率可在功能块活动率相对低时减至一半，或它也可增强一倍以满足短时间爆发的高性能需求。

顾名思义，电源关断(PSO)系指切断选定的目前不在使用中的功能块的电源。尽管这项技术在省电方面效果非常好，但它需要考虑到的问题真的很多，如：为避免造成电流浪涌，要按特殊顺序给相关功能块的供电和关电。

TalusVortex1.2提供了一款完整的集成化低功耗解决方案，包括一种自动化低功耗综合方法，可与跨多电压和频率区域的并行分析与优化功能结合