有功电能计量IP核的设计

将设计的滤波器的系数进行量化，转化为16位的定点数。该滤波器采用十六进制表示的16位定点系数，如表1所示。

利用级联型IIR滤波器，可以使乘法次数和延迟单元降到最低，同时能够有效降低直接型定点实现对系数量化效应的敏感性。该滤波器在采样频率为6.4 kHz输入下具有良好的幅频特性。该滤波器的相频特性曲线如图4所示。


2.3 FIR低通滤波器

FIR数字滤波器可以满足滤波器对幅度和相位的严格要求，具有良好的性能，容易用硬件实现，系统稳定，同时利用其对称的结构特点，可进行算法优化。因此FIR滤波器在信号处理中被广泛应用。本论文使用EDA工具及IP核设计基于FPGA的FIR数字滤波器，采用去伪延迟控制器，截除了因滤波器延迟产生的伪信号[7]。

利用FDATool设计滤波器，考虑到实现的难度和精度，采用等值纹波(equiripple)法设计滤波器，生成直接I型38阶对称系数的FIR数字滤波器。通带截止频率30 Hz，波纹1 dB；阻带截止频率95 Hz，波纹10 dB。图5是FIR滤波器的频率特性曲线。

将设计的滤波器系数保存在fir.txt；然后在Altera公司提供的集成开发环境Quartus中，建立新工程，调用 IP核参数的配置；导入滤波器系数fir.txt文件，设置好输入输出位数；然后选择数据存储方式、系数量化位数和存储方式。为了功率计算的速度和准确性，在此采用full parallel结构来实现[8]。

2.4 DFC数字频率变换器

DFC数字频率转换器用来产生来自总的有功功率的脉冲，通过对脉冲计数可计算有功电能，同时可用于电能表的校表。

设计中DFC数字频率中频率转换是利用四位二进制比例乘法器实现的。该乘法器的主要功能是输出的脉冲数等于输入时钟脉冲数乘以一个系数。该系数的范围为1/16～15/16，由四位二进制输入端A0～A3的外部的置数确定。如当量数为13(A3、A2、A1、A0＝1101)时，每输入16个时钟脉冲，在输出端可得到13个脉冲。该比例乘法器可完成各种数字运算、A/D和D/A转换及分频功能等。四位二进制比例乘法器的电路特性可以表示为：


式中：M为在一定时间内“CLOCK”脉冲数；F为在该时间段内乘法器的输出脉冲个数；N为乘法器的数据输入端的数据值。

在本电路中,把4个乘法器级联在一起就构成了一个16位的D/F转换电路。设16位输入数据为：


其中：N4为高4位数据，N3为次高位数据，N2为中间4位数据，N1为低4位数据。根据级联方式有：


这样，如果M是一个固定频率的脉冲,对于一个任意的16位二进制数据都可以得到一个线性对应的频率脉冲,从而完成了D/F的转换。

将模块的时钟频率设为16 Hz，则每秒钟输出的脉冲数即为有功功率N。数据的采样速率为6.4 kHz， 一小时所采数据为3 600×6 400个周期，一个脉冲代表0.001°。所以只要对输出的脉冲数进行累加，然后采用累加溢出的方式，计数达到1°便对累加器清零，同时输出一个脉冲，代表1°， 对该脉冲进行计数累加就能够得到电能值。

3 Simulink平台下的建模与仿真

有功电能计量芯片在Simulink环境下的结构模型如图6所示。为了计算方便，电压信号和电流信号为：100 cos(100πt)+30，同时加入高斯白噪声作为输入信号，IIR和FIR滤波器用FDATool设计，设置仿真时间为1 s，累加显示结果4 995，误差0.1%。



4 有功计量模块仿真分析

本设计采用自顶向下的设计方法，在顶层进行系统功能模块的划分和结构设计。各功能模块的行为规则采用VHDL语言描述，并逐个进行仿真和纠错，然后进行系统级的功能验证。最后，将生成的门级逻辑电路的网表下载到所选的FPGA芯片上，从而完成整个系统的设计。

在Quartus II平台下建立波形文件并仿真得到时序图如图7所示，由图可见电压电流输入数据x1、x2，仍按100sin(2×pi×50×t)+30的输入。经过滤波处理后的数据m和n输送到乘法器相乘，mul_result是乘法器输出， y1为DFC模块中的累加值，y是产生脉冲信号。

本文在研究电能计量算法的基础上，利用VHDL硬件描述语言实现了该有功电能计量芯片的模型，并利用QuartusII软件对系统进行了仿真，最后选用Altera Cyclone II FPGA新型芯片EP2C35F484C8完成了硬件测试。使用964个LE，占总数的2%，58 502个存储单元，占总数的12%，设计具有很好的扩展性，且精度高，可以利用此算法构成0.2S级三相电能计量芯片。