一种基于FPGA的视频图像画面分割器设计

摘要：为了解决在一个屏幕上收看多个信号源的问题，对基于FPGA技术的视频图像画面分割器进行了研究。研究的主要特色在于构建了以FPGA为核心器件的视频画面分割的硬件平台，首先，将DVI视频信号，经视频解码芯片转换为数字视频图像信号后送入异步FIFO缓冲。然后，根据画面分割需要进行视频图像数据抽取，并将抽取的视频图像数据按照一定的规则存储到图像存储器。最后，按照数字视频图像的数据格式，将四路视频图像合成一路编码输出，实现了四路视频图像分割的功能，提高了系统集成度，并可根据系统需要修改设计和进一步扩展功能，增加了系统的灵活性，适用于多种不同领域。

随着计算机、DSP、超大规模集成电路等技术的发展，画面分割器开始采用硬件设计。首先，将各路视频信号转换成数字视频信号;然后，在数字领域对各路视频信号进行处理。使电路的设计、调试得到了很大的改善。但是，设计中所使用的独立的逻辑电路较多，有的甚至使用专用的DSP芯片去处理视频画面的分割。虽然可以满足对视频图像数据处理速度的要求，但是还需要外加CPU去协调系统工作，使得整个系统仍显得体积较大，而且系统成本较高。随着半导体加工工艺的不断发展，FPGA在结构、速度、工艺、集成度和性能方面都取得了很大的进步和提高。本文将详细介绍基于FPGA开发技术的视频图像画面分割器的软硬件设计与实现。

1 系统总体设计

本系统选用Altera公司的CycloneIII系列中的EP3C40F780C7型号FPGA作为核心处理芯片，提出和设计了一个多路视频图像数据的采集、处理、显示，实现视频图像画面分割器。

Cyclone III系列FPGA是Altera公司的低功耗、高性能和低成本的可编程逻辑器件，具有独特的低功耗体系结构，以非常低的成本提供丰富的存储器和专用乘法器资源。在视频和图像处理等高强度算法应用中，这些特性使该FPGA成为ASSP、ASIC以及分立数字信号处理器的理想替代方案。

1.1 硬件结构设计

整个系统主要由DVI接口电路、DVI信号解码电路、FPGA及其配置电路、DDR2 SDRAM数据存储电路及DVI信号编码电路组成，系统结构框图如图1所示。

从图1中可以看出，从DVI接口接收到DVI信号后通过解码芯片SiI1161进行解码，转换成并行的数字信号，然后进入FPGA对四路视频信号进行提取、存储、合成等功能，进行处理后的数据通过编码芯片SiI164再转换为DVI视频信号，就可以接到显示器上显示了。

1.2 软件结构设计

系统的软件设计是系统功能实现的关键。在系统的硬件平台的基础上，通过对FPGA编程实现对视频解码芯片输出的实时数字视频数据接收，并根据画面合成需要，对有效视频图像数据进行提取和存储，然后将各路视频数据合成一路输出到显示器。系统实现功能的系统框图如图2所示。

以下重点介绍一下视频信号的提取和合成。

1.2.1 提取模块设计

1)图像提取原理

视频画面尽管看起来好像是连续运动的，其实那是一系列静止的图像，这些图像切换得足够快，使得画面看起来像是连续运动的，如图3所示。一种称为场同步(vertical sync)的特定时序信息被用于指定新图像从什么时候开始显示;每张静止图像是由扫描线(scan line)组成的，即沿着显示器从上到下、一行接着一行进行显示的数据线，另一种称为行同步(horizontal sync)的时序信息用于指定新扫描线什么时候开始显示。

行同步和场同步信息通常通过以下3种方式之一进行传输：

①单独的行同步和场同步信号;

②单独的复合同步信号;

③嵌入视频信号的复合同步信号。

本系统采用的是数字视频，采用的是技术①。

DV支持超过1 600×1 200的PC图形分辨率和包括720p、1 080 i和1 080 p的HDTV分辨率，本设计采用的输入分辨率为1 280×720/60 Hz，像素时钟为74.25 MHz。DVI信号经SiI1161解码后得到带像素时钟的24位并行R、G、B数字信号及H、V、DE信号，它们之间的相互关系如图4所示。

其中，当DE为1时，处理有效视频，当DE为0时，处理HSYNC和VSYNC信号。SiI1161输出的数字视频信号一帧由750行视频数据组成，每一场有效视频行为720行，每一行又有1 650个像素，其中有效像素有1 280个，这些是在视频图像合成过程中要用到的数据，每一个像素都包含R、G、B 3种信号。

本设计根据H、V、DE信号对有效视频数据进行定位，并根据图像合成的需要把所需的有效视频数据提取出来。在实现的过程中利用状态机来判断有效视频数据，如图5所示。

状态机缺省状态为idle状态。先在idle状态检测场信号由高变低，进入有效数据行，再判断H与DE的高低状态，进而检测到有效视频数据，当H由