有功电能计量IP核的设计

有功电能是电力市场收费的基本依据，也是电能表计量的首要数据。目前，电能计量的实现基本都是利用单片机控制现成的电能计量芯片及其外围电路[1]。这样实现的电能计量方法处理能力有限，可扩展的存储空间不大、应用范围小、可移植性差，由于受采样速率的限制，难以达到很高的精度，无法满足客户更高的要求[2]。

基于FPGA实现有功电能计量的IP核是一种全新的设计思路和实现方案。FPGA作为一种可以由用户自行配制的高容量密度的专用集成电路，具有全硬件的用户可定制性及重配置性。而IP核是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中生产集成电路芯片。因此基于FPGA的有功电能计量IP核实现的电能计量芯片，设计灵活可靠、功能强大、降低了设计开发的成本，从而更能满足市场的需求。

本文提出一种有功电能计量IP核的FPGA设计方案，并着重讨论了CIC抽取滤波器、去直流高通滤波器、FIR低通滤波器和数字频率变换器等模块的原理与设计，用VHDL实现了各个功能模块。使用Simulink建模对该系统进行验证，并在Altera公司的FPGA芯片CycloneII EP2C35F484C8上完成了硬件验证，最终结果应用到某电能计量芯片设计中。

1 有功电能计量IP核总体方案的设计

1.1 有功电能计量的原理

电能计量主要是把电压和电流信号按照时间相乘，得到功率随时间变化的信息[3]。假设电压信号为：

可见，瞬时功率包括直流分量和交流分量两部分。交流分量的频率为2ω，直流分量就是有功功率，是电能计量的首要数据。由式(3)可知，无论电压电流的相位是否相同，只要将直流分量分离出来就能得到电能的有功功率。

1.2 IP核的结构设计

根据有功电能计量的原理，设计有功电能计量的系统框图如图1所示。该设计包括两个CIC抽取滤波器、两个IIR高通滤波器、一个乘法器、一个FIR低通滤波器和一个DFC数字频率变换器。

电压信号和电流信号经过数据采集模块转变为采样速率为32 kHz的16位精度的数字信号。为了提高后续电路信号处理的速度，采用CIC抽取滤波器对信号进行降采样。降采样之后的电压和电流信号经过IIR高通滤波器滤除由系统偏移产生的直流分量，从而消除由于电压和电流失调造成的系统误差。将电压和电流相乘即可得到瞬时功率信号，因此通过一个乘法器将电压和电流信号相乘。有功功率即瞬时功率中的直流分量，可以通过FIR高通滤波器对瞬时功率进行低通滤波。由于瞬时功率中含有谐波分量，而低通滤波器又非理想滤波器，因此低通滤波器输出的有功功率会含有瞬时功率的信息。采用DFC数字频率变换器，不但可以产生与有功功率成正比的输出脉冲，还可以起到平均作用，从而抑制瞬时功率信息。对DFC产生的与频率成正比的脉冲计数，即可得到有功电能[4]。

2 IP核各模块的实现

2.1 CIC抽取滤波器

CIC抽取滤波器主要由积分器、抽取器和梳状滤波器三部分组成[5]，其基本结构如图2所示。积分器工作在较高的采样频率，由n个反馈系数为1的单极点IIR滤波器组成，其差分方程为：

抽取器将最后一级积分器的输出数据速率降为原来的1/R，R为抽取的系数，一般取整数，也是CIC抽取滤波器的抽取倍数。梳状器部分由N个梳状滤波器组成，工作频率为积分器的1/R，每一微分延迟M个采样点。梳状滤波器相应的差分方程为：
　　

由CIC抽取滤波器的传输函数可以看到，该滤波器实现比较简单，不需要乘法器即可实现。

滤波器运算的有限字长决定寄存器的长度，每一级都有截断和舍入误差，每一级要保留的位数是从头到尾单调递减的。CIC所需要的寄存器长度除了与参数N和R有关外，也和输入的位数有关。为了保证运行时不会产生溢出，需要的内部自宽应该满足：
　　

在本设计中，输入的数据为16位，即其中l=16，N=3，R=5，因此滤波器的长度至少为25位。根据以上分析，可以得到3阶采样率为5的抽取滤波器，其结构图如图3所示。

由以上分析和结构图可知，CIC滤波器需要两种不同的采样频率，即图中不同的使能信号的生成。可以采用两种方法解决：一种是对时钟进行分频，通过设置分频比得到不同的时钟信号；另一种就是采用时钟使能信号，由时钟产生不同分频比的使能信号，每一级的梳状器和积分器都采用相同的时钟，通过不同的使能信号来控制采样频率。本设计采用第二种方法，因为采用分频时钟会使布线复杂化，并且降低最高频率[6]。

2.2 去直流高通滤波器

电网中的信号是频率为50 Hz的工频信号，因此要求滤波器截止频率很低，过渡带窄。经过FDATool(Filter DesignAnalysis Tool)设计的滤波器为级联型4阶IIR椭圆高通滤波器，截止频率为30 Hz，采样频率为6 400 Hz，其阻带衰减为60 dB，通带纹波为1 dB。滤波器的系统函数表示为：