基于FPGA的数字分频器设计

行翻转，同时给计数器一个复位信号，使下一个时钟上升沿到来时，计数器重新开始计数，不断循环下去。

　　4. 结束语

本文给出了基于FPGA的数字分频器设计方法。采用计数器设计方法实现了对8192kHz的基准时钟进行分频，分别得到1024kHz、512kHz、256kHz和1kHz的时钟频率。其他的偶数倍分频也可采用类似的方法分频的到需要的频率时钟。通过在Modelsim6.5仿真工具验证了设计的正确性。