基于FPGA的数字分频器设计

　　1. 概述

随着集成电路技术的快速发展，半导体存储、微处理器等相关技术的发展得到了飞速发展。FPGA以其可靠性强、运行快、并行性等特点在电子设计中具有广泛的意义。作为一种可编程逻辑器件，FPGA在短短二十年中从电子设计的外围器件逐渐演变为数字系统的核心。伴随着半导体工艺技术的进步，FPGA器件的设计技术取得了飞跃发展及突破。

分频器通常用来对某个给定的时钟频率进行分频，以得到所需的时钟频率。在设计数字电路中会经常用到多种不同频率的时钟脉冲，一般采用由一个固定的晶振时钟频率来产生所需要的不同频率的时钟脉冲的方法进行时钟分频。

在FPGA的设计中分频器是使用频率较高的基本设计，在很多的设计中也会经常用到芯片集成的锁相环资源，如用Xilinx的DLL以及Altera的PLL来进行时钟的分频、倍频与相移。在一些对时钟精度不高的场合，会经常利用硬件描述语言来对时钟源进行时钟分频。

分频器是一种基本电路，一般包括数字分频器、模拟分频器和射频分频器。根据不同设计的需要，有时还会要求等占空比。数字分频器采用的是计数器的原理，权值为分频系数。模拟分频器就是一个频率分配器，用带阻带通实现(比如音箱上高中低喇叭的分配器)。射频分频器也是滤波器原理，用带内外衰减，阻抗匹配实现。

随着FPGA技术的发展，基于FPGA技术的硬件设计数字分频器已成为数字系统设计的研究重点。数字分频器通常分为整数分频器和小数分频器。在有些需求下还要分数分频器。

本设计是基于FPGA的数字分频器，通过VHDL硬件设计语言，在Modelsim6.5上对设计的分频器进行仿真验证。

　　2. 数字分频器的设计

数字分频器的设计与模拟分频器的设计不同，数字分频器可以使用触发器设计电路对时钟脉冲进行时钟分频。分频器的一个重要指标就是占空比，即在一个周期中高电平脉冲在整个周期中所占的比例。占空比一般会有1:1,1: N等不同比例的要求,由于占空比的比例要求不一样，所以采用的时钟分频原理也各不同。在FPGA的数字分频器设计中，主要分为整数分频器、小数分频器和分数分频器。现在分别介绍整数分频器的设计、小数分频器的设计和分数分频器的设计。

2.1 整数分频器的设计

整数分频器是指基准时钟与所需的时钟频率成整数倍关系。整数分频器的分频种类一般包括奇数分频和偶数分频。虽然时钟分频原理会根据时钟分频的要求不同而不同，但均可采用标准计数器原理来实现。

偶数分频器的设计原理较为简单，主要是利用计数器来实现。假设要进行n(n为偶数)分频，设定一个在分频时钟上升沿触发的计数器循环计数来实现。当计数器值为0-((n/2)-1)时，输出时钟信号进行翻转，同时给计数器一个复位信号，使下一个时钟上升沿到来时，计数器重新开始计数，由此不断循环。

奇数分频器的设计原理与偶数分频的设计方法很相似，都是通过计数器来实现的。如果要进行n(n为奇数)分频，直接设计n进制的计数器即可。还有一种方法就是选择两个计数器cnt1和cnt2，分别在时钟上升沿和下降沿触发计数。cnt1和cnt2均当计数器值为0-((n/2)-1)时，输出时钟信号进行翻转，同时给计数器一个时钟复位信号，使下一个时钟上升沿到来时，计数器重新开始计数，如此进行循环下去。由此可知，计数器cnt1和cnt2的实现方法一样，只是翻转边沿不一样，最终输出的时钟为clkout = clk1 + clk2。

2.2 小数分频器的设计

小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需的小数分频值，分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。

小数分频器有很多种设计方案，但其基本原理是一样的，都是在若干个分频周期中采取某种方法使几个周期多计一个数或少计一个数，从而在整个计数周期的总体平均意义上获得一个小数分频比。还有一种分频方法就是，利用状态机和计数器。假设时钟信号的频率为1khz，需要产生750khz的分频信号，其分频系数为6/8。基本设计思想是，在8个时钟信号中保留6个时钟信号。这种方法是需要预先设定状态机的个数，主要用于已经知道需要使用哪一个小数分频系数的情况下。如果分频系数发生变化，则需要在程序内部进行修改。

双模前置小数分频的设计方法是，假设要进行m，n时钟分频(其中m、n都是整数，且n<10)，因为只有一位小数，所以总共要进行10次分频。总的规律是：进行n次m+1分频，10-n次m分频。例如，设