零基础学FPGA （二十三） SDR SDRAM（架构篇）

三、数据缓存部分
　　1、写FIFO
　　


　　我来解释一下，写入时钟，也就是我们FPGA的时钟，50MHZ，在这个时钟频率下，我们需要给FIFO发送写请求和递增数据，wrusedw反映了我写入FIFO的占用量，当sdram工作状态机检测到写请求之后(FIFO发出的写请求)，会产生一个响应，告诉FIFO要读数据了，这个响应作为FIFO的读信号，在100MHZ的时钟频率下，将我们写入的数据读走，送到SDRAM数据总线上
　　2、读FIFO
　　


　　读FIFO跟写FIFO相反，写FIFO时钟为100MHZ，在这个时钟频率下，我们将从SDRAM中读回的数据写到FIFO里面，注意这里我们还用了wrusedw，来反应写FIFO的占用量，也就是我们从SDRAM里读了多少数据，然后在50MHZ的时钟下，将从SDRAM读回的数据采集下来，送到显示模块来验证是否是递增数据，这个显示模块我们用数码管来显示，比较方便，为了观察清楚，我们可以在数码管显示模块，每隔1S种发送一次读FIFO请求，这样在数码管上，会每隔1秒钟显示一个递增的数据了
　　大体上就是这么多了，整个SDRAM的工作过程就介绍完了，还有些细节没讲到的，大家可以自行消化，有不懂的可以给我留言，或者加我QQ微信，欢迎交流
　　下一篇文章我们讲时序，真正在板子上让它跑起来才是王道~