一种节能型可升级异步FIFO的FPGA实现

2.5 写时钟控制模块
　　写时钟控制模块与读时钟控制模块原理完全相同，只是输入控制控制信号为Rd_full与full信号。
　　2.6 双口RAM
　　双口RAM的实现采用Xilinx的Virtex-4系列FPGA内部现有的资源，通过利用Virtex-4系列芯片中丰富的Block RAM资源，利用原语例化即可生成适合于实际应用需求的双口RAM，参见文献[4]。
　　3 整体仿真结果
　　本方案的实现在Xilinx的ISE10.1上综合，仿真后得到如图7所示整体仿真波形。仿真中，为了便于查看结果，将实际受到控制的读/写模块的时钟引出，分别标记为o_wr_clk,o_rd_clk。由于截图的限制，只能在图中显示FIFO满的情况。空的情况类似。