FPGA仿真器与定制硅仿真器的区别

集成设计调试功能

第三个创新涉及定制方法的集成设计调试功能。该方法是基于在芯片内部实施的实时智能数据捕获和安装在仿真板上每个芯片旁边的跟踪存储器，可以确保监控DUT的所有单元。这是通过构造而非编译内部探头实现的。并且还避免了硬件仿真速度下降。

通过将所有LUT和嵌入式存储器输出连接到硅中片上信号探测电路实现全面监控，无需在编译时进行布线。探测电路依次将探测数据定向到快速内存芯片库，该库耦合到安装在仿真板上的定制片上硬件仿真器器件。这样就可预留布线资源来构建设计图片，提高可重新配置硬件的效率（图5）。


图5：预留布线资源来构建设计图片，提高可重新配置硬件的效率。

通过集成触发机制和带图形路径浏览器的内置逻辑分析仪来增强设计调试功能，以加快识别难以发现的缺陷。默认情况下，片上硬件仿真器启用了触发寄存器、强制与解除（force/release）、内存/寄存器读写以及断点保存与恢复。

片上硬件仿真器的缺点

遗憾的是，与最大的商用FPGA相比，定制方法也有缺点，因为定制芯片的容量密度较低。一个缺点是，要映射任何给定的设计尺寸，硬件仿真器将需要更多的FPGA，从而导致物理尺寸更大、重量更重。

粗略地讲，与具有相同设计容量的商用FPGA硬件仿真器相比，尺寸大一个数量级。重量约重5倍。功耗约高4倍以上，虽然比例较低。

商用FPGA硬件仿真器的原始时钟速度更快。据公开数据显示，似乎比片上硬件仿真器快两倍。同样，这源于两种芯片的容量差异。事实上，具有更大容量的现成FPGA可以容纳设计的更大部分，并支持更少的器件以适应整个设计。最终结果是，互连导线更短，传播延迟更快。

但是，若要利用这种功能，则耗时的手动分区始终是必要的。如果没有优化分区和消除跳距——即组合导线跨越多个FPGA——那么在商用FPGA硬件仿真器中，仿真速度可能会下降。原始速度是一回事。真实环境中的实际性能/带宽则是另一回事。