NANO2开发板实例之USB2.0接口通信回环

时间：03-24 来源：互联网点击：

图示意如下（FULL，EMPTY，SLWR，PKTEND均假定低有效）：

图示FIFO中本来没有数据，外部逻辑写入第一个数据时的情况。

图示假定FX2设定包大小为512字节，外部逻辑向FIFO端点中写入的数据达512字节时的情况。此时FX2硬件自动将已写入的512字节打成一包准备进行传输，这个动作就和在普通传输中，FX2固件向FIFO端点中写入512字节后，把512这个数写入EPxBC中一样，只不过这个过程是由硬件自动完成的。在这里可以看出“FX2固件不参与数据传输过程”的含义了。外部逻辑只须按上面的时序图所示的时序向FIFO端点中一个一个字节（或字）地写数，写到一定数量，FX2硬件自动将数据打包传输，这一切均不需固件的参与，由此实现高速数据传输。

图示的是FIFO端点被写满时的情况。

2．3．2 同步Slave FIFO读：

同步Slave FIFO读的标准连接图如下：

同步Slave FIFO读的标准时序如下：

IDLE：当读事件发生时，进状态1；

状态1：使FIFOADR[1:0]指向OUT FIFO，进状态2；

状态2：使SLOE有效，如FIFO空，在本状态等待，否则进状态3；

状态3：从数据线上读数，使SLRD有效，持续一个IFCLK周期，以递增FIFO读指针，进状态4；

状态4：如需传输更多的数，进状态2，否则进状态IDLE。

状态跳转示意图如下：

几种情况的时序图示意如下（FULL，EMPTY，SLRD，SLOE均假定低有效）：

图示正常情况时的时序。

图示FIFO被读空时的情况。

几种情况的时序图示意如下（FULL，EMPTY，SLWR，PKTEND均假定低有效）：

图示FIFO中本来没有数据，外部逻辑写入第一个数据时的情况。

三、测试USB接口：
对于USB接口的测试，本次实验控制开发板上面的USB接口实现与PC机的通信。
用usb2.0线连接pc与开发板usb接口，先下载s3_dram.bit程序，在没有掉电的情况下，打开相应的EZ-USB软件(ez-usb为usb2.0接口PC端驱动，安装文件在  “CY7C68013开发相关工具”  目录下)。
在使用前，接上USB2.0接口到PC端，PC端设备管理器可以识别到USB设备，如果没有识别到USB设备，需要手动安装驱动，驱动文件为ezusbw2k.inf（测试目录下）的文件，手动选择inf所在目录。

位置如图：

启动画面如下图：

上图表示连接可以进行下面测试，通过EZ_USB软件下载相应固件s3_dpram.bit程序，slavefifo.hex文件在“下载bit”目录下点击Download，

双击打开相应读写的\usb接口VC程序（如下图）

看到写的测试现象，流过的数据速率。

应用平台：红色飓风NANO2

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