基于AVR和CPLD的高速数据采集系统的设计

3 结论

通过使用AVR和CPLD编程，设计实现了一种成本低且可实现10 Mb／s以上并行采集数据率的高速数据采集存储系统。在分析MAX1308特性及转换时序的基础上，设计完成了A／D转换器及其外围电路，并通过调试可知时序稳定。通过VHDL语言实现了采集模块、控制与存储模块和Flash存储功能。在完成硬件连接后调试，试验结果显示，该设计能够实现低成本高速采集，多路同时采集速度大于10 Mb／s采集系统，具有一定的实用价值。