基于高速帧同步和相位模糊估计法的FPGA实现
时间：11-09
来源：互联网
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3 算法性能分析
帧同步系统应有较强的抗干扰能力，通常用漏同步概率、假同步概率来衡量其系统性能。本文的方法应用在320 MHz符号速率8PSK信号系统的帧同步和相位模糊值的估计上。其中，帧同步码长为58；帧全长为2 660个调制符号。并且要求在比特信噪比不低于6 dB的情况下，漏同步概率小于10-12；假同步概率小于10-12；同步概率大于0．95。
设p为码元错误概率，n为同步码组的码元数，m为判决器容许码组中的错误码元最大数，则漏同步概率为：
这是满足系统要求的。
用Matlab仿真测试结果如下：在各个偏移相位下比特信噪比从6～20 dB，在未做前后方保护的情况下做104次仿真。有假同步概率为0；同步概率为1；失步概率为0。这样加上系数为3的前后方保护后，相当于做1012次仿真。有假同步概率为0；同步概率为1；失步概率为0。由上可见，理论分析和仿真实验得到的性能均满足系统的要求。
4 实现相位模糊估计的高速帧同步器结构与FPGA实现
实际应用中符号速率为320 MSPS，8PSK调制信号的帧同步码长为58，帧长为2 660个调制符号。整个结构流程描述如下：
(1)首先将320 MHz的接收数据进行1：2串／并转换，将数据速率降低为160 MHz，得到Q0，Q1两路并行数据。这样保证了系统的主要功能模块是较低速实现的，而只有少量接口模块需要考虑高速问题。
(2)待检测数据的准备
首先缓存串／并转换前的57个数据，得到buf57。然后将该缓存数据与并行输出数据Q0，Q1进行组合来形成58个待检测数据。方法如下：
这样就产生了2组各58个并行数据，用于与本地同步码进行相关运算。
(3)将待检测数据送入相关检测器，使用简化的相关算法和两个门限的判决方法，可以得到峰值脉冲并估计出相位模糊值。
由于相关值的计算仅与接收符号和本地同步码的相位有关，所以在FPGA实现时，可以以相位为地址，精心设计RAM，直接查表得到三角值。之后用IPcore生成加法器，对三角值求和得到相关值的实部和虚部。将相关值的实部和虚部分别与设定的threshold_0，threshold_1进行比较，以比较结果为地址，根据表1的判决逻辑设计RAM初始值。这样就可根据比较结果直接查RAM得到峰值脉冲和相位模糊值。
(4)前后方保护
为了减少漏同步和假同步概率，需要进行前后方保护。将帧同步过程分为四种工作状态，即搜索态、后方保护态、同步态、前方保护态。设定前后方保护系数均为3，即连续检测到3次峰值脉冲时则判定为同步；连续3次未检测到峰值脉冲时才判定为失步。前后方保护的工作过程如图2所示。
(5)恢复相位
对接收符号相位进行适当延迟，以保持与检测出来的相位模糊值同步，然后用接收符号相位减去相位模糊值，即可将发送符号的相位恢复出来。
5 高速帧同步器的FPGA实现结果
选用Xilinx公司的ISE 9．2作为硬件开发平台，并采用VHDL编程语言实现本文所描述的高速帧同步器。其中，参数设定如下：同步码长为58；帧长为2 660；threshold_0为43．500 0；threshold_1为30．763 8。将生成的比特文件下载到Xilinx公司的VIRTEX-4芯片上，通过Chipscope得到的结果如图3所示。图中前两行表示串／并转换后的两组相位数据；第3行则为最后给出的同步脉冲信号；第4，5行表示恢复后的相位。
从图3可以看出，两个帧同步脉冲信号的距离约为1 330个码元符号，由于是两路并行结构，这恰好就是由串行数据一帧长度2 660得到的。
6 结 语
现以符号速率高达320 MSPS的8PSK调制信号为例，研究了能估计相位模糊值的高速帧同步问题。首先提出仅依靠接收符号和本地同步码来快速确定二维调制符号的帧同步，并同时估计相位模糊值的计算方法。这种方法仅利用符号的相位信息，相对于一般方法减少了一半计算量。给出能够适应高速数传系统的并行结构，并且通过FPGA实现验证了算法的有效性。通过对并行结构以及算法相关参数适当修改，即可对不同速率、不同信噪比的系统有一定的适应性，还可方便地推广应用于其他MPSK调制信号。
帧同步系统应有较强的抗干扰能力，通常用漏同步概率、假同步概率来衡量其系统性能。本文的方法应用在320 MHz符号速率8PSK信号系统的帧同步和相位模糊值的估计上。其中，帧同步码长为58；帧全长为2 660个调制符号。并且要求在比特信噪比不低于6 dB的情况下，漏同步概率小于10-12；假同步概率小于10-12；同步概率大于0．95。
设p为码元错误概率，n为同步码组的码元数，m为判决器容许码组中的错误码元最大数，则漏同步概率为：
这是满足系统要求的。
用Matlab仿真测试结果如下：在各个偏移相位下比特信噪比从6～20 dB，在未做前后方保护的情况下做104次仿真。有假同步概率为0；同步概率为1；失步概率为0。这样加上系数为3的前后方保护后，相当于做1012次仿真。有假同步概率为0；同步概率为1；失步概率为0。由上可见，理论分析和仿真实验得到的性能均满足系统的要求。
4 实现相位模糊估计的高速帧同步器结构与FPGA实现
实际应用中符号速率为320 MSPS，8PSK调制信号的帧同步码长为58，帧长为2 660个调制符号。整个结构流程描述如下：
(1)首先将320 MHz的接收数据进行1：2串／并转换，将数据速率降低为160 MHz，得到Q0，Q1两路并行数据。这样保证了系统的主要功能模块是较低速实现的，而只有少量接口模块需要考虑高速问题。
(2)待检测数据的准备
首先缓存串／并转换前的57个数据，得到buf57。然后将该缓存数据与并行输出数据Q0，Q1进行组合来形成58个待检测数据。方法如下：
这样就产生了2组各58个并行数据，用于与本地同步码进行相关运算。
(3)将待检测数据送入相关检测器，使用简化的相关算法和两个门限的判决方法，可以得到峰值脉冲并估计出相位模糊值。
由于相关值的计算仅与接收符号和本地同步码的相位有关，所以在FPGA实现时，可以以相位为地址，精心设计RAM，直接查表得到三角值。之后用IPcore生成加法器，对三角值求和得到相关值的实部和虚部。将相关值的实部和虚部分别与设定的threshold_0，threshold_1进行比较，以比较结果为地址，根据表1的判决逻辑设计RAM初始值。这样就可根据比较结果直接查RAM得到峰值脉冲和相位模糊值。
(4)前后方保护
为了减少漏同步和假同步概率，需要进行前后方保护。将帧同步过程分为四种工作状态，即搜索态、后方保护态、同步态、前方保护态。设定前后方保护系数均为3，即连续检测到3次峰值脉冲时则判定为同步；连续3次未检测到峰值脉冲时才判定为失步。前后方保护的工作过程如图2所示。
(5)恢复相位
对接收符号相位进行适当延迟，以保持与检测出来的相位模糊值同步，然后用接收符号相位减去相位模糊值，即可将发送符号的相位恢复出来。
5 高速帧同步器的FPGA实现结果
选用Xilinx公司的ISE 9．2作为硬件开发平台，并采用VHDL编程语言实现本文所描述的高速帧同步器。其中，参数设定如下：同步码长为58；帧长为2 660；threshold_0为43．500 0；threshold_1为30．763 8。将生成的比特文件下载到Xilinx公司的VIRTEX-4芯片上，通过Chipscope得到的结果如图3所示。图中前两行表示串／并转换后的两组相位数据；第3行则为最后给出的同步脉冲信号；第4，5行表示恢复后的相位。
从图3可以看出，两个帧同步脉冲信号的距离约为1 330个码元符号，由于是两路并行结构，这恰好就是由串行数据一帧长度2 660得到的。
6 结 语
现以符号速率高达320 MSPS的8PSK调制信号为例，研究了能估计相位模糊值的高速帧同步问题。首先提出仅依靠接收符号和本地同步码来快速确定二维调制符号的帧同步，并同时估计相位模糊值的计算方法。这种方法仅利用符号的相位信息，相对于一般方法减少了一半计算量。给出能够适应高速数传系统的并行结构，并且通过FPGA实现验证了算法的有效性。通过对并行结构以及算法相关参数适当修改，即可对不同速率、不同信噪比的系统有一定的适应性，还可方便地推广应用于其他MPSK调制信号。
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