理解FPGA中的压稳态
时间：10-14
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- 结论
信号在不相关或者异步时钟域电路之间传输时，会出现压稳态问题。亚稳态失败平均时间间隔与器件工艺技术、设计规范和同步逻辑的时序余量有关。FPGA 设计人员可以通过增大tMET ，采用增加同步寄存器时序余量等设计方法来提高系统可靠性，增大亚稳态MTBF。Altera 确定了其 FPGA 的MTBF 参数，改进器件技术，从而增大了亚稳态MTBF。使用Altera FPGA 的设计人员可以利用Quartus II 软件功能来报告设计的亚稳态MTBF，优化设计布局以增大MTBF。
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