基于CPLD技术的数字时序控制电路设计

5、系统仿真和验证

软件设计完成后，通过Quartus II软件指定芯片为EPM570T100C5，并根据电路原理图进行引脚分配，设定CPLD的引脚功能，然后启动编译程序来编译项目。编译器将进行错误检查、网表提取、逻辑综合和器件适配，然后进行行为仿真、功能仿真和时序仿真，最后用下载电缆通过JTAG编程方式将文件下载到芯片中，从而生成硬件电路。

图6为系统软件仿真的结果，从图中可以发现，生成的时序控制信号状态稳定，精度为纳秒级。



图7为将程序下载到目标芯片，硬件工作时通过逻辑分析仪观察到的系统实际工作状态图，可以发现系统实际工作状态与理论设计思想相一致。图中的三路时序控制信号精度较高、状态稳定，无毛刺和漂移现象，为提高系统的稳定性和接收矩阵的精度奠定了基础。