基于FPGA和EPP的图像传感器高速数据采集系统

1 引言

USB、串口、并口是PC机和外设进行通讯的常用接口，但对于数据量大的图像来说，若利用串行RS-232协议进行数据采集，速度不能达到图像数据采集所需的要求；而用USB进行数据采集，虽能满足所需速度，但要求外设必须支持USB协议，而USB协议与常用工程软件的接口还不普及，给使用带来困难。有些用户为了利用标准并行口(SPP)进行数据采集，但SPP协议的150kb/s传输率对于图像数据采集，同样显得太低。因此,为了采集数据量大的图像数据,本文采用了具有较高传输速率的增强型并行口协议(EPP)和FPGA，实现对OV7620CMOS图像传感器进行高速数据采集，它最高速率可以达到2Mb/s。

2 硬件电路方案

图1为基于FPGA和EPP技术对OV7620CMOS图像传感器的高速数据采集系统原理框图，它主要由三部分组成：OV7620的参数配置电路、图像采样电路以及PC读取数据电路。

图1 系统原理框图

2.1 OV7620的参数配置电路

系统在上电后需要对CMOS采像芯片进行初始化，以确定采集图像的开窗位置、窗口大小和彩色或黑白工作模式等。这些参数的配置是通过OV7620芯片上提供的SCCB接口进行的。

SCCB接口是采用一种简单、双向二线制的同步串行总线I2C总线，接口引线有SCL和SDA。由于89C2051没有标准的I2C总线接口，可以用软件程序来模拟I2C总线，OV7620开窗位置和开窗大小、黑白和彩色模式以及扫描方式均可通过相应寄存器来设置。这些寄存器都是可读/写的，具体操作方法如下：可以采用页写的方式，即在写寄存器过程中要先发送写允许指令OX42，然后发送写数据的目的寄存器地址，接着为要写的数据。写完一个寄存器后，CMOS会自动把寄存器地址加一，程序可继续向下写，而不需要再次输入地址。读寄存器是同样过程，只不过指令改为OX43。

I2C总线功能的实现完全是依靠SCL、SDA线上电平的状态以及两者之间的相互配合实现的。I2C总线规约中规定的条件如下：

启动时序：SCL为高电平时， SDA出现一个下降沿；

传输时序：在启动条件满足后，SDA为稳定数据状态, SCL产生一个正脉冲，将传送一位数据；

应答时序： 在从机接收到一个完整的数据字节时，在主机释放SDA的情况下，主机给SCL输出一个正的时钟脉冲,从机将SDA拉低，以表应答；

停止条件：当SCL为高电平时，SDA出现一个上升沿，该条件可以解决多机竞争的问题，即在两个器件对话时，第三者插入会终止前者的数据通信,其主要特点在于各器件每一位都在判断总线的状态。

I2C总线的启动和停止条件如图2所示。

图2 I2C总线的启动和停止条件

2.2 图像采样电路

在隧道的平行度、无损检测、垂直度测量仪中常选用的图像分辨率为320×320，用黑白模式就能基本满足图像识别对图像特征点的要求。 因此本系统采样的参数是在图像分辨率取为320×320、黑白模式、ZV图像格式中进行的。

CMOS图像芯片ZV端口格式的输出波形如图3所示。图中VSYNC是垂直场同步信号，其下降沿表示一帧图像的开始(CMOS是按列采集图像的)，HREF是水平场同步信号，其上升沿表示一列图像数据的开始。PCLK是输出数据同步信号，Y是图像灰度信息。下面介绍FPGA如何对图像传感器的数据采样。

图3 OV7620在ZV端口格式的输出时序

为了进行速度匹配，FPGA和PC之间有两根握手信号: READY和ACK。它们来协调FPGA对同一个数据存储芯片的读写过程。READY是FPGA通知PC图像数据已经读完信号；ACK是PC通知FPGA数据已读完信号，两者都是低电平有效。

在数据采样期间，将READY拉高，表示正在采集，这时FPGA根据OV7620的VSYNC、HREF、PCLK产生图像MEM_WR(写信号)和ADDRESS(地址)，读取OV7620的数据到高速缓存，到下一个VSYNC信号时，表示一帧数据已经采完，接着向PC机发送申请READY信号，表示图像采集完成，如果PC不给应答信号ACK，FPGA开始采样下一帧数据放到高速缓存中，并覆盖原有的数据；若PC响应，FPGA停止采样数据。

2.3 PC读取数据电路

PC读取数据是通过并口的EPP模式进行的。在EPP模式下读时序如图4所示。 在读模式下，nWRITE(EPP写信号)保持高电平, 当nDATASTB(EPP读信号)变低时，准备读取外设数据；当外设数据准备好后,使nWAIT(外设忙标志)为高,这时PC程序向基址+4的端口(EPP数据端口)执行一个I/O读操作(nDATASTB信号)；在读脉冲nDATASTB信号的上升沿,PC读取数据总线上数据。整个过程是在一个ISA周期内完成的。

图4 EPP模式下读时序

FPGA完成对EPP协议实现的时序如图5。PC不停查询READY信号是否有效，直到READY有效时，PC才可以读取图像数据，同时将ACK置高，表示PC正在读取数据缓存中的图像数据。这时FPGA停止采集图像(不产生写信号)，FPGA检测PC通过EPP发出读脉冲(CPU_DS)，产生高速缓存MEM_RD(读信号)和地址,从高速缓存中读取一个字节放到并口上，同时向PC上发送一个BUSY信号，PC在这个时刻之后可以读取一个字节数据,完成整个数据读写。读取数据过程中EPP端口的PC_WRITE(写信号)要一直保持为高电平。