基于FPGA的SoftSerdes设计与实现

2 仿真

SoftSerdes的仿真环境如图6所示。发送方利用fifo造一些数据包，这些数据先经过低速并行数据接口，然后用8b／10b编码器对该并行数据进行编码。接着由SoftSerdes模块对该数据进行并串转换；而高速串行数据则通过光缆被接收方接收，再通过SoftSerdes模块对串行数据进行串并转换．然后用8b／10b解码器对该并行数据进行解码，最后得到低速的并行数据，这样，通过对该数据进行误码检测便可检测SoftSerdes在实现串／并转换过程中的误码率。

在图7所示的仿真波形中，发送方可将64Mbps的低速并行数据通过SoftSerdes并串转换为640 Mbps的高速串行数据，而接收方则可将640Mbps的高速串行数据经SoftSerdes串并转换为64Mbps的低速并行数据。从仿真结果可以看出，SoftSerdes技术没有使用传统的CDR技术，而是通过320 MHz的本地时钟来采样数据，从而实现数据的串并转换。

3 结束语

由于SoftSerdes的整个设计都采用数字电路，所以具有比较高的噪声容限和比较低的功率损耗，也易于用FPGA对其进行实现，同时也可相对容易地完成产品升级。所以，该方法在通信、控制等需要用大规模FPGA进行设计的产品中有着广泛的应用前景。