Top Down FPGA设计的黄金组合

3. 功能仿真与时序验证-ModelSim

---- 在FPGA/EPLD Top-Down设计流程中，设计仿真包含在设计过程的每一环节中，以保证设计的正确性。 ModelSim不仅可以完成设计的功能验证（RTL级），也可实现逻辑综合后的门级仿真以及布局布线后的功能和时序验证。

---- ModelSim的主要特点：

完全支持VHDL和Verilog标准；

采用直接编辑技术（Direct-Compiled），大大提高HDL编译和仿真速度；

唯一支持VHDL和Verilog混合描述的仿真工具；

支持RTL级和门级验证，支持VITAL，SDF等；

具有友好的用户界面，仿真器包括主控窗口、源码窗口、仿真波形窗口、列表窗口、数据流窗口、设计结构/层次窗口、过程管理窗口等；

支持单步调试，断点设置，批命令处理方式，帮助设计师快速完成设计调试和验证；

可与Renoir协同工作，完成状态图和流程图的动画调试；

即插即用，可与其它工具结合，完成各种流程；

支持UNIX和Window 95/NT平台，不同平台间具有相同的用户界面和数据库。