FPGA在多进制正交扩频通信系统中的应用

门阵列逻辑电路在数字系统设计中得到广泛的应用，因此从GAL、EPLD直至目前的FPGA（现场可编程门阵列），容量和功能以及可靠性都得到很大的发展。目前的FPGA结构采用总线方式，布局布线方便灵活，Altera公司的FLEX10K系列FPGA掩埋带有入出寄存器的RAM块，更加方便地应用于CPU系统。随着器件的发展，开发环境进一步得到优化。

Altera公司的Maxplus II为用户提供了良好的开发环境，含有丰富的库资源，很容易实现各种电路设计和完成较复杂的运算，使一部分软件硬化，这对高速系统来说，是非常有效的。它支持多种输入方法，并有极强的仿真系统，支持你随心所欲的设计。最大的优点是支持在线调试，这对于长期从事电路设计调试者来说，极大地提高了效率。  

分组无线网作为一种重要的无线分组通信形式，在军事和民用通信领域一直受到广泛的重视。信息技术的迅猛发展对分组无线网提出更高的要求，即要求更高的信息速率，支持综合业务，具有很强的抗干扰性能等。要满足这些要求，必须采用新技术来设计新一代分组无线终端。我们提出了采用多进制正交扩频的方法，以实现高速(256kbps和512kbps安全可靠的通信，提出了新的设计思路并采用一系列新技术。应用Altera公司的FLEX10K系列FPGA实现多进制正交扩频编码，快速Hadamard变换法，时序控制逻辑等功能，极大地简化了系统。本文就系统原理和FPGA的应用展开讨论。  

１ 多进制扩频编码的实现  



1.1 正交扩频系统的组成   
  
综合考虑系统带宽和通信速率以及实现的复杂性等因素，我们确定采用16进制的正交扩频方案，并用Walsh函数作为扩频正交码，信息速率分为两档，函数周期分别为64（低速）和32（高速）。Walsh函数其自相关特性较差，同步捕获困难，我们提出在原多进制正交扩频的基础上，增加一个辅助的同步逻辑信道的新方法。并选用m序列作为其扩频码，该同步信道信号被调制到与信息信道正交的载频上，图１给出了调制部分的原理框图。传输数据经串并变换将信息每4个比特分为一组，完成２到16进制变换。I信道传输同步控制及辅助信息（导频信道），并采用ｍ序列调制。而Q信道传输数据信息（信息信道），采用Walsh函数编码。I、Q支路分别进行正交调制，合成QPSK调制的中频信号送至电台。  

1.2 正交扩频编码规则  

前面已介绍了同步码和信息码分别采用m序列和Walsh函数进行扩频。如果按照所给的框图来实现，必须加乘法器，增加了系统的复杂性。查表编码以其快速、简单、方便等优点受到人们的青睐，故编码采用存储查表法。把所选取周期为64的m序列分别和16种Walsh函数（32位/64位），依据I、Q支路次序按位交织后形成数据储存于EPROM，然后根据同步信息和数据信息作为地址进行查表。同步支路每一比特对应于一个周期为64的m序列。信息支路在低速情况下，64位Walsh函数与同步支路码长相同，而在高速情况下，64位的同步码要与两个32位Walsh函数依次交织。因此，需要一位地址做奇偶控制。根据上述编码规则，规定速率控制位为高位地址，同步码为次高位地址。  


1.3 正交扩频编码的实现  

图2示出多进制扩频编码的实现原理。其中，分频链形成低位地址、EPROM的片选线、并／串变换的锁存信号和移位信号以及其他时钟源。串／并变换输出形成信息地址。地址形成单元主要是控制两种速率下的地址选择，选取不同的扩频码。当速度为低速时，A3=Ax ，而Sd0～Sd3对应为A4～A7；当速度为高速时，A3=Sd0，而A7=Ax，用来做奇偶定位，Sd0～Sd3对应为A3～A6。同步码产生单元输出同步支路的同步序列，依次为32位0、1码和48位巴克码。时钟控制单元产生巴克码和扰码使能信号，并在同步码发完时刻给终端送出时钟信号TXC。从图中可以看出，采用查表法很方便地实现了正交扩频编码，用一些时序组合电路替代了复杂的乘法器。  

由于Walsh函数自相关性很差，抗多径的能力很弱。而扩频通信的抗多径能力完全由扩频序列的自相关能力决定。因此，多径传播的情况下直接使用Walsh函数序列扩频必将带来严重的码间串扰。为了减少Walsh函数序列扩频的码间串扰、增加系统的保密性和抗干扰能力，通常在正交扩频后再乘上一个长码序列做扰码，改善Walsh函数自相关特性。我们采用了24位的长扰码。由CPU通过系统总线将２４位的掩码和初始码加载给FPGA，然后与输入数据进行动态运算。经过加扰的Q支路信息和I支路同步信息，合成扩频编码后的数据比特流进行QPSK调制。我们用Altera公司的FLEX81188-240-2芯片实现所有的逻辑电路，内部逻辑资源占用30%左右，I/O脚占用87%左右，布线资源占用40%左右，余留部分资源便于系统扩展。