基于FPGA实现变采样率FIR滤波器的研究

3 FIR 数字滤波器的FPGA硬件实现
　　
由前面的Matlab 设计已经求得了要求的FIR 滤波器的滤波系数及阶数，下面利用FPGA来完成滤波器的硬件实现。FIR 滤波器主要是由乘加单元组成，如果按照直观结构直接构造 FIR 滤波器会占用大量资源，这显然是不经济的。现提出一种利用FPGA 硬件实现滤波的 TOP-DOWN 结构图，如图3所示。它采用串行结构实现硬件即将输入数据直接与其对应的滤波系数相乘，但不需像并行结构中那样，必须所有的数都相乘完才能相加，而是将前一级乘积锁存，直接与后一级乘积累加，这样就可以极大地节约硬件资源，提高执行速度。FIR 数字滤波器系统主要分为数据存储和数据运算两大模块。数据存储模块主要功能是以时钟去控 制片选信号和地址译码，在ROM 查找表中读出与ROM 地址相对应的数据，即为滤波系数，并 将它与对应的输入信号同步输出至数据运算模块。数据运算模块主要功能就是完成输入信号与对应滤波系数的相乘和累加。


图3 FIR滤波嚣硬件实现top-down结构图
　　
4 结论
　　
由于FPGA具有速率高，面积小，性能可靠等特点，成为数字滤波器工作在很高频率上的首先硬件实现方案。本文利用Matlab 设计了一个给定指标的适用于变采样率FIR 滤波器， 并对它进行了FPGA 硬件实现。
　　
本文的创新点：提出一种基于FPGA 实现变采样率FIR 数字滤波器的硬件实现方案，节约了硬件资源，降低设计成本，具有实用价值。

作者：徐燕，孙丽华      来源：《微计算机信息》(嵌入式与SOC)2009年第7-2期