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验证FPGA设计:模拟,仿真,还是碰运气?

时间:08-04 来源:互联网 点击:
附文解决覆盖空隙的一些思路

  人人都喜欢FPGA 内仿真的速度。但是在FPGA中建立系统、控制和观测试验的难度过大,这常常迫使人们将费力费时的测试工作转回到模拟环境中。在实际中,有些人会搭建一个验证平台,结合FPGA执行速度高和模拟方法易于构造和访问数据的优点。毫不奇怪,有些厂商已经瞄准了这个目标。

  首次这么做还是 ASIC时代早期的事,这也就是 “big-iron”逻辑仿真系统。从效果上说,这些系统就是一组专用的巨型计算机,其中由定制微处理器或定制可编程元件分别模拟或仿真逻辑操作。这类系统的代表是Cadence Palladium。此系统执行速度为模拟的很多倍,同时其厂商声称它对被测设计的访问能力至少与模拟相当。但是,这些系统的容量有限,不会比通常模拟的块规模大很多——除非你有非常多的钱。这些设备是主要的耗资设备,因此多数最终设计面向FPGA的设计团队都无力支付高昂的费用。

  近年来,有大量系统进入市场(例如Eve等公司的产品),这些系统可以在使用商业FPGA的简单环境下进行逻辑仿真。这类系统具有不同的特点,有些是小型化巨型机仿真系统,有些基本上就是带支持调试软件的FPGA评估卡。在所有情况下,它们都试图提供一个设计中逻辑开销低于big-iron仿真系统的 FPGA执行环境。由于逻辑开销较低,通常基于FPGA的系统运行速度可以比巨型机仿真系统快一到几个数量级。总的来说,运行速度越快,保留的模拟的方便性就越少。但是,当单个FPGA的设计(包括调试开销)变得过大时,它们就会表现出局限性。将设计分区是很复杂的,而且经常涉及到FPGA间信号的多路复用,这会将所有工作都拖慢。

  这些系统中,确实提供了将测试平台和数据在FPGA 系统和模拟环境来回传送所需的软件支持。例如,Eve就报道说正在开展工作,以便能将断言也导入到其环境中。

  GateRocket 的系统是一个很有趣的产品,它使当前的这个状况发生了改变。该公司将其定位为既可以充当模拟加速器,也可以充当电路中仿真器。作为模拟加速器时,该系统会试图插入用户的模拟环境,加速耗时的RTL (寄存器传输级) 逻辑部件的模拟,而不会影响模拟环境的特性。如果假设90/10法则正确(也就是说,90%模拟时间花在10%的代码上),通过这种加速能力,可以使验证工程师们继续使用模拟环境,将其用于在无加速时基本无法实现的检验流程中。GateRocket声称,该系统可以支持名为“可综合断言子集”的特性。

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