深亚微米时代eASIC结构化ASIC的路越走越宽

在市场需求的驱动下，为了提高速度、减少功耗、降低成本，半导体工艺遵循着摩尔定律，已经跨入深亚微米DSM时代。从180nm、130nm、90nm、65nm，再细到45nm。32nm、22nm似乎就在不远的将来。若再往下缩减，晶体管的尺寸就接近单个原子，而原子无法缩减。为了追求尺寸更小、密度更高的器件而继续微缩的代价将非常高昂，已经意义不大了。而在另一方面，随着半导体工艺的升级细化，ASIC设计的路也越走越艰难，越走越窄。Gartner研究中心多年来的市场跟踪研究结果表明，ASIC设计项目数量的总体趋势已经无疑被认为是向下的。最新技术的ASIC设计费用已经上升到一个很高点，以致许多中小规模的公司用不起而只能采用FPGA。不过，正在研发的各种降低ASIC设计费用的新方法有助于将ASIC的优点回归业界。 以eASIC为代表的结构化ASIC厂家率先找到了一种做得起ASIC的途径。eASIC独特的过孔层布线定制专利技术使用户能够在短时间内开发出高性能、低成本的ASIC和SoC。本文综述深亚微米ASIC设计趋势衰退的若干主要原因，分析两种替代ASIC的器件FPGA和结构化ASIC的长短处，介绍eASIC公司的新一代 45nm结构化ASIC中的技术。阐明了深亚微米时代eASIC结构化ASIC的路越走越宽。  

深亚微米ASIC设计趋势走向衰退  

设计一款芯片通常需要考虑以下因素：一是产品的性能，包括速度、芯片大小、功耗和可靠性；二是产品成本因素，选择什么工艺、采用什么技术来实现，包括生产制造成本、NRE费用和研发成本；第三是市场因素，上市时间，从概念到实现的整个周期时间。在半导体工艺不断升级带来了规模的扩大、速度的提升、芯片价格下降的同时，却遇到一系列难以逾越的障碍：设计流程复杂、生产良率降低、设计周期太长，研发制造费用剧增等等。阻止了摩尔规律的延续。  

高昂的NRE费用、封装测试费用令人望而生畏。90nm芯片的开模费至少是80万美元，65nm芯片的开模费高达200万美元，而45nm芯片的开模费则达到800万美元以上。工艺细化带来的一个挑战是芯片设计技术日益复杂，对EDA设计工具的要求也越来越高。面对几百万上千万的门级规模、几百兆上千兆赫兹时钟频率的高密度设计，设计工程师必须考虑更多的不确定因素，自然更容易产生更多的设计反复，导致设计周期越来越长。  

在传统的ASIC流程中，设计师通常只负责描述IC的逻辑功能，定义各种物理实现的约束条件：如时序、I/O连接、功能分割、时钟以及信号完整性和功率完整性。晶圆厂负责开发一个实现以下部分的平台：单元库、I/O单元、嵌入式存储单元、硅片制造、封装、封装元件的测试，并将这些经过测试的元件提交给设计工程师。然而，进入DSM之后，硅片的特征结构远远要小于光刻工艺的激光波长，常规的设计规则已经不能适应生产工艺的要求。以往，设计师要面对的设计问题通常是STA时序收敛、IP验证、IP适用性、DFT可测试设计。如今，设计工程师在设计验证时经常发现，串扰、开关功耗以及定时收敛等问题更加难以捉摸。信号的完整性、工艺可变性非常棘手。即使满足了设计规则，设计出来的产品往往无法确保能生产出来。造成生产良率上不去的根本原因就在于设计的东西往往无法制造。因此，设计工程师需要在设计的时候考虑对于可制造性的支持。  

而要做到这点，需要与晶圆厂的密切配合，了解制造工艺、制造规则以及参考参数。这就是所谓的可制造性设计DFM（Design For Manufacturing）。DFM包括参数良率、系统良率、随机良率、可靠性、测试和诊断的六大设计。这些设计都与晶圆厂的缺陷度、设计测试的有效性有着密切的关系，因而要求设计工程师、工艺工程师、设备工程师与掩模制造工程师通力合作，方能共同完成DFM任务。DFM要求整个半导体产业链的高度合作。而到目前为止，设计界和制造界一直被视作相互独立的两个不同的实体。大多数设计工程师仍然被隔离在制造工艺的复杂性之外，仅使用由代工厂提供的“设计规则”和“推荐使用的规则”来完成设计的DRC。  

所有这些工具成本、人工成本、时间成本、制造成本的猛增也就意味着设计的风险猛增。粗略估计，工艺每升一级，芯片的开发成本至少要翻番，甚至更多。在现阶段，设计一款45nm的芯片要耗资上亿美元。据报道，目前只有AMD、Altera、IBM、Intel、Freescale、Samsung、Sony、NEC、Matsushita、Renesas、Qualcomm、Toshiba、TI、eASIC等十几家厂商发布了40/45 nm产品，未来采用32nm甚至22nm的厂商只会越来越少。  

FPGA难以抑制