时钟抖动时域分析(中)

幅比基频低，且其振幅随谐波阶增加而下降。

　　在采样时间，基频正弦波及高阶谐波与输入信号混频，如图16所示。(为了简单起见，仅显示了一个谐波。)因此，三阶谐波周围的相位噪声与输入信号混频，而第三谐波也形成一个混频结果。但是，由于时钟信号的第三谐波的振幅更低，因此该混频结果的振幅也被降低。

　　图16 采样时间时钟基频及其谐波与输入信号混频

　　两个采样信号组合在一起时，我们可以看到，一旦振幅差异超出~3 dB时，由第三谐波引起的总相位噪声减弱为最小。由于基频和第三谐波之间的交叉点为2 × fs，将宽带相位噪声积分至2 × fs可以得到相当准确的结果。

　　 如后面图19所示，CDCE72010的未滤波LVCMOS输出相位噪声在–153 dBc/Hz附近稳定，其始于~10 MHz偏移频率，原因可能是LVCMOS输出缓冲器的热噪声。ADS54RF63 EVM具有~1 GHz(受限于变压器)的时钟输入带宽;因此理论上而言，应该可以对相位噪声求积分为~1GHz(在900-MHz偏移频率的3dB时下降)。这会带来~1.27ps的采样时钟抖动，并将fIN = 1GHz的SNR降至~42.8 dBFS!

　　图17 低通滤波器前面添加RF放大器来降低转换速率

　　图18 不同低通滤波器限制相位噪声

　　图19 外推 (extrapolate) 123-MHz偏移频率的未滤波相位噪声

　　实际SNR测量结果比表6所列要好不少。对比实际测量结果，计算得时钟抖动和SNR之间存在巨大的差异。这表明，LVCMOS输出的相位噪声实际较好地限定在由变压器决定的900-MHz偏移频率界限以内。

　　表6 1.27-ps时钟抖动的SNR结果

　　为了证明未滤波时钟信号的相位噪声需要积分至约两倍采样频率，我们实施了如下试验：在CDCE72010输出和ADS54RF63时钟输入之间添加不同的低通滤波器。

　　需要注意的是，与先前试验中的带通滤波器一样，3X时钟频率以下带宽的低通滤波器降低了时钟信号的转换速率。低通滤波器消除了会产生更快速时钟信号升时间和转换速率的高阶谐波，从而增加了ADC的孔径抖动。正因如此，我们将前面试验的相同低噪声RF放大器添加到时钟通路，并且利用可变衰减器让转换速率匹配信号生成器(参见图17)。

　　将不同转角频率的低通滤波器用于ADS54RF63的采样时钟(如图18所示)，得到了一些如表7所列有趣值。该试验结果表明，LVCMOS输出对时钟抖动的相位噪声影响被限制在约200到250 MHz，其相当于122.88-MHz时钟信号的80-MHz到130-MHz偏移频率，并约为2x采样频率。因此，将宽带相位噪声扩至123-MHz偏移频率，会产生~445 fs的时钟抖动，如图19所示。理想情况下，积分下限应该位于500 Hz处(原因是选择的131000点FFT);但是，500-Hz到1 kMz偏移频率的抖动贡献值极其低，因此为了简单起见其在本测量中被忽略。

　　表7 ADS54RF63的测得SNR

　　利用调节后的相位噪声曲线图，计算得抖动较好地匹配了SNR测量结果，其在ADS54RF63和ADS5483的10到30fs范围内(参见表8)。考虑到在第三谐波周围可能存在相位噪声的较小时钟抖动影响，该计算得SNR只是一种非常接近的估算结果。

　　表8 445-fs时钟抖动的SNR结果

　　表9 滤波后及未滤波时钟的测得SNR

　　结论

　　本文介绍了使用某个滤波或未滤波时钟源时，如何正确地估算数据转换器的SNR。表9概括了得到的结果。尽管时钟输入的带通滤波器对于最小化时钟抖动是必要的，但实验表明它会降低时钟转换速率，并使ADC的孔径抖动降级。因此，最佳的时钟解决方案应包括一个限制相噪影响的带通滤波器，以及一定的时钟振幅放大和转换速率，目的是最小化ADC的孔径抖动。