深亚微米CMOS IC全芯片ESD保护技术

　　（2）VDD加电情形

　　由于CMOS IC在正常工作时，其VDD是偏压在一同定的电压（例如5伏特）。但是在加电瞬间，VDD电压自0伏特逐渐上升到5伏特，这就是一般所谓power-on瞬时。在这power-on瞬时，要保持STFOD器件在这power-on情形下仍保持关闭，但在：ESD放电情形下导通，可通过RC时间常数的设计来达到此目的。因为VDD power-on电压上升时间是约1ms左右，但ESD电压的上升时间约10ns，因此把ESD侦测电路的RC时间常数设在0．1～1．0us之间，它便可以分辨出VDD Power-on与ESD）放电两种不同的工作情形。

　　5 全芯片ESD保护架构

　　ESD保护电路的安排必须全方位地考虑到ESD测试的各种组合，因为一颗IC的ESD失效阈值定义为整颗IC所有引脚在各种测试模式下，最低的ESD耐压值。因此，一个全芯片ESD保护电路的安排要如图6所示，输入输出PAD要能够抑制PS、NS、PD、ND四种模式的静电放电，另外，VDD到VSS也要有ESD保护电路。

根据实际需要，结合上述各种ESD保护结构，我们提出了一种新颖的深亚微米CMOS IC全芯片ESD保护架构如图7。其中，输入输出PAD外围ESD保护电