深亚微米CMOS IC全芯片ESD保护技术

　　4 基于STFOD结构的ESD侦测电路

　　ESD电压可能会发生在一颗IC的任意两pin脚之间，因此在ESD测试标准中有脚对脚（pin-to-pin）的ESD测试方法。图3显示ESD电流在脚对脚ESD测试下的路径。

　　如图3所示，一正ESD电压加到IC的某一输入脚，而IC的另一输出脚相对接地，该ESD电压在输入脚上可能通过ESD保护二极管Dnl击穿来旁通ESD电流到浮接的Vss上，该ESD电流再经由输出脚NMOS的寄生二极管Dn2而流出IC到地去。但是，在Dn1击穿前，该ESD电流会先经由Dp1对浮接中的VDD充电，而浮接中的Vss也会因输出脚接地而被Dn2偏置在接近地的电压。因此，发生在一输入脚对另一输出脚的ESD电压会转变成跨在VDD与VSS之间的ESD过压应力（overstress）。这ESD电流会随着VDD与VSS进入IC的内部电路，造成IC内部损伤，而且ESD造成内部破坏的地方是一非常随机的现象，很难去防范。随着CMOS工艺发展到深亚微米阶段，IC内部器件越缩越小，各种版图设计规则也越缩越小，这使得IC内部电路更易被ESD所破坏。

　　ESD对IC的放电现象当然有可能直接出现在VDD与VSS之间。如图4所示，在正ESD模式下，ESD电流会直接经由VDD电源线导入IC内部，这ESD电压便会直接降在IC的内部电路上，如果该IC没有有效且快速的VDD到Vss的ESD保护电路做在VDD与Vss电源线之间，该IC的内部电路将会遭受极为严重的ESD损伤。因此，要能够有效地保护整个芯片不受ESD破坏，必须要在IC内的VDD与VSS电源线之间做一有效的ESD保护电路。

　　如图5是一基于衬底触发N型厚氧化层器件（sTFOD）ESD侦测电路。该电路由电阻R、电容C，以及一个反相器所组成。当ESD电压跨在VDD与Vss之间时，该ESD侦测电路会把STFOD器件导通来泄流。当IC在正常工作情形下，该ESD侦测电路使sTFOD器件保持关闭状态。虽然sTFOD器件的栅极连接到VDD，但因这种厚氧化层器件的阈值电压在一般CMOS工艺下都高达15～20伏特，所以该STFOD器件在IC正常工作情形下不会被5V以下的VDD所导通。

　　该ESD侦测工作原理如下

　　（1）ESD情形

　　在静电放电时，该STFOD器件会被导通来旁通ESD电流。当ESD尚未加到VDD与VSS电源线问之前，在VX端点的电压起始值是0伏特。在静电放电侦测电路内的R与C的时间常数是设计在0．1～1．0微秒左右。当Vss端接地，而一ESD电压出现在VDD端时，由于ESD电压具有很快的上升速度（其上升时间约在5～15ns），Vx端的电压因Rc延迟效应无法跟得上VDD端的ESD电压上升速度，因此VX端的低电位导致反相器的输出端VB电压卜升到高电位。VB端的高电位触发导通了STFOD器件的双极晶体管特性，因而ESD电流便经由该STFOD器件而旁通掉。此导通的STFOD器件导致VDD与VSS之间短暂短路，因而可以有效且快速地抑制出现在VDD与VSS之间的ESD高电压，从而有效地保护Ic的内部电路免受ESD破坏。南于该STFOD器件是通过衬底触发而导通，所以它可在较小的版冈面积下提供较高的ESD电流排放能力，因此可使整个芯片版图面积大幅缩小，符合高密度、高集积度的应用需求。