有关PCB布局布线方面疑难问题，都全了！

产生部分，要用10u和0.1u的电容去耦，要同时考虑高频和低频的去耦；对于其他原件一般都是用0.1u的电容在电源部分去耦。

73[问]一个5khz的脉冲信号在板子上走20cm长，10mil宽的走线之后，其衰减能达到多少呢 ？

答不同的材质的ＰＣＢ的寄生参数不同，可以根据你使用的寄生参数建立模型来计算．

74[问]在高频中走的微带线走线与地平面的距离有什么要求吗？比如说大于1mm。还是没有太大的要求，只要差不多就可以了？还是要按共面波导计算？

答一定要用共面波导或者微带线的阻抗仿真计算。

75[问]如何布线才能尽可能地降低线间高频信号的串扰？

答高频信号匹配好会减少反射，同样也会减少辐射。

76[问]想请问在DC-DCConvertIC，在IC下方需要连接到地平面，透过Via连接到地平面，Via孔的数量多与少影响程度为何？。

答一般可以根据参考设计来设计．由于电流较大，可能需要一定数量的Via.

77[问] 阻抗匹配时，若引脚给出的阻抗值为复数，即既有阻抗部分又有电抗部分，这时阻抗匹配如何做？光考虑电阻部分吗？

答考虑共轭匹配，将阻抗的虚部抵消。

78[问] 高频中集中参数和分布参数那种比较好？要怎么选择这两种方法比较合适呢？谢谢！

答分布方法，精度较高，但比较复杂；集总方式相对简化，但有一定误差。

79[问] 双层板连接上下覆铜地的过孔分布有何要求？

答一般来讲只是为了提高连通性的话，应该对分别没有太多要求。

80[问] 如何在中频应用中，如何平衡放大器输入端的寄生电感和寄生电容?

答一般来讲寄生电感和电容对中频电路的影响较小，可以忽略．只要保证不引入大的寄生电容和电感值就行了

81[问] 怎样能有效减少电路元件间的干扰影响，以及放大器如何布局才能最大限度的抑制纹波的引入？

答减少干扰的原则是：

1、减少辐射端；

2、加强被干扰的隔离、屏蔽和退偶；

纹波减少的原则也是，

1、减少开关电源的纹波输出；

2、足够的退偶滤波；

82[问] 6层设计时，层的分配技巧，那些走线要走中间层 ？

答 看你的设计了。原则是保证模拟信号线和模拟地有单独两层。

83 [问] 在模拟地和数字地相连时，采用的方法是否在数字地处接一个合适的磁珠到模拟地？那这个磁珠要怎么选呢？谢谢！

答磁珠主要是起到隔离高频噪声的作用，不同的磁珠滤波频率不同，所以要根据板上噪声的情况来选择合适的器件。

84[问] 請问对于高于5G以上的讯号布局有何要注意的地方?

答既要考虑传输线效应，又要考虑寄生效应，还有EMI的问题。

85 [问] 电路中有高速逻辑器件时，最大布线长度为多大？

答布线不怕长，就怕不对称或者有比较大的差，这样容易因为时延造成错误的逻辑

86[问]在高速数字电路板中，有多个不同电压值的电源，铺电源平面时应该尽量采用多层电源平面还是在同一层电源平面上分开布置好？

答可以在一个平面上多个电压，注意之间隔离开。也可以把最重要的电源单独走一层，这样保证它不受其他电源干扰。

87[问] 在走差分线的时候由于空间限制，不能完全等距等长，请问是等距优先还是等长优先？

答等长可以保证阻抗匹配，但是不等距实际上对差分匹配也有影响，需要仿真测试。

88[问]在PCB布局中，如何减少电磁干扰？另外哪些模块应该距离主控制芯片近一点？谢谢！

答对于主控制器，主要传输数字信号，所以模拟和电源部分应远离控制器；对于减小电磁干扰，需要注意匹配，去耦，布局布线，分层等问题，建议参考一些资料。

89[问] 考虑信号完整性时，如果只知道数字芯片的频率是1GHZ，一般会估算他的上升时间是为周期的1/10，即0.1ns。有何依据吗？

答这是一个一般性原则，沿的速度取决于器件输出口的速度。如果太慢会影响判决。再快了芯片工艺达不到了。

90[问] 你好，请问ARM芯片提高电源的抗干扰，除了在电源输入端接入TVS管之外，电源输入端的输入脚要接电感比较好，还是磁珠比较好

答一般会使用磁珠。

91[问] 你好，pcb板在线能不能仿真一下，也就是怎么验证下板子有没有问题，谢谢?

答有些PCB软件可以做一些走线检查和完整性分析，例如CADENCE

92[问]在pcb布线时有些人在信号的输入输出端串一个电阻进行端接，这个作用大吗？要如何选择这个电阻呢？那些地方需要这样做呢？谢谢！

答这要看串联电阻的作用，有的是起到限流作用的，有的可能是做阻抗匹配。

93[问] 对影响电源的高速脉冲串有什么好的抑制方案或者成比较系统的处理方法吗？

答您所谓的高速脉冲串，无非就是不同频率的