面对EUV光刻技术，芯片制造商如何权衡复杂分类

新的光刻工具将在5nm需要，但薄膜，阻抗和正常运行时间仍然存在问题。

Momentum正在应用于极紫外（EUV）光刻技术，但这个谈及很久的技术可以用于批量生产之前，仍然有一些主要的挑战要解决。

EUV光刻技术 - 即将在芯片上绘制微小特征的下一代技术 – 原来是预计在2012年左右投产。但是几年过去了，EUV已经遇到了一些延迟，将技术从一个节点推向下一个阶段。

如今，GlobalFoundries，英特尔，三星和台积电相互竞争，将EUV光刻插入到7nm和/或5nm的大容量制造（HVM），从2018年到2020年的时间范围，这取决于供应商。此外，美光，三星和SK海力士希望1xnm DRAM使用EUV。

但和以前一样，在EUV进入到HVM之前，有些pieces必须聚合在一起。而芯片制造商还必须权衡复杂的分类。

根据行业的最新数据，以下是当前EUV状况的快照，以及其中的一些权衡：

• ASML正在其期待已久的250瓦特电源安装其首款具有生产价值的EUV扫描仪，这将在年底完成。然而，EUV的正常运行时间仍然是一个问题。

• 阻抗，暴露于光线时在表面形成图案的材料，今天正在努力达到EUV的目标规格。该规格可以减少，但吞吐量受到打击。有时，与抗蚀剂的相互作用可能会导致过程的变化甚至模式故障。

• EUV薄膜，面膜基础设施的重要组成部分，还没有准备好用于HVM。薄膜是防止颗粒落在面罩上的薄膜。因此，芯片制造商可能要么等待EUV防护薄膜，要么没有它们就要投入生产，至少在初期。尽管如此，即使没有这些部分，芯片制造商也可以在7nm处插入EUV光刻技术。使用强力方法，可以为一层或多层插入EUV。然而，在5nm及以后，EUV还没有准备好在这些节点上满足更严格的规范，这意味着行业必须花更多的时间和金钱来解决这些问题。

Stifel Nicolaus的分析师何志谦表示："我们正在越来越多的采用EUV进行批量生产。有些事情需要解决，客户的EUV可以使用多少层次。英特尔更保守。三星更看好，因为他们想把它融入DRAM和代工/逻辑。我相信在台积电5nm节点上将会实现全面的HVM实现，这可能意味着2020-2021。

显然，代工客户需要保持领先于EUV的曲线。为了帮助行业获得一些洞察力，Semiconductor Engineering已经看到了EUV扫描仪/源头、阻抗和光罩掩膜基础设施三个主要部分的技术。

为什么选择EUV？

今天，芯片制造商使用193nm波长光刻技术来对晶片上的精细特征进行图案化。实际上，193nm浸没式光刻在80nm间距（40nm半间距）下达到极限。因此，从22nm / 20nm开始，芯片制造商开始使用193nm浸没光刻以及各种多种图案化技术。为了减小超过40nm的间距，多个图案化涉及在晶圆厂中使用几个光刻，蚀刻和沉积步骤的过程。

 图1：自对准间隔避免掩模未对准。来源：Lam Research 图2：双图案化增加密度。来源Lam Research

多个图案化工作，但它增加了更多的步骤，从而增加流程中的成本和周期时间。循环时间是从开始到结束处理晶圆的晶片所花费的时间。

为了解决这些问题，芯片制造商想要EUV。但是由于EUV尚未准备好在7nm的初始阶段，芯片制造商将首先使用浸入/多图案化。希望是在7nm以后插入EUV。 EUV是5nm必须的。

D2S首席执行官藤本真雄（Aki Fujimura）表示："从成本的角度来看，7nm将实用化，尽管可能并不理想。 "（业内人士）希望随着7nm的音量增加，EUV将采用相同的设计规则。 5nm从实际的角度来看真的是没有EUV的。"

最初，EUV针对7nm的触点和通孔。根据GlobalFoundries的说法，为了处理接触/通孔，它需要每层两到四个掩模用于7nm的光刻。

然而，使用EUV，每层只需要一个掩模来处理7nm和5nm的接触/通孔。根据ASML，理论上，EUV简化了流程，并将生产周期的周期缩短了约30天。

 "这是一个相当不错的折衷，因为你的交易四图案或一个面具接触的三重图案，"加里•帕顿，在首席技术官GlobalFoundries的。"这并不影响任何的设计规则要么，所以客户可以得到循环时间和更好的收益率的优势。而且，因为它是准备好了，我们会由（EUV）以上的地方，我们会做金属水平和缩小"。

EUV的早期采用者希望在2019年至2020年期间将7nm技术插入其中。"这是中心。 GlobalFoundries的高级研究员和技术研究高级总监Harry Levinson表示："我们正更加努。四大芯片公司在未来几年都处于HVM的轨道上。 现在真正的问题是谁将是第一，谁将是第二。

问题的根源

不过，在此之前，芯片制造商必须首先将EUV引入HVM。 这被证明比以前认为的更困难，因为EUV光刻的复杂性令人难以置