如何量化高速ADC转换误差率的频率和幅度

±1个码内。输入信号频率和编码采样时钟频率必须锁定，保持可预测的相位对齐。如果此相位不是恒定值，对齐就会异相，测量数据将没有用处。因此，为了计算理想转换结果，样本(N + 1) –sample(N)应相差一个码，幅度不超过1。

所有ADC固有的可预测小转换误差源包括积分非线性、输入噪声、时钟抖动和量化噪声。所有这些噪声贡献都可以累加以获得最差限值，若超过此限值，误差将被视为来自两个相邻转换样本。16位ADC的输出编码数是12位转换器的24或16倍。因此，该扩展分辨率会影响用于限制转换误差率测试的编码数。在其他一切都相同时，16位ADC的限值将被12位ADC宽16倍。

可使用ADC内置自测(BIST)功能并根据热噪声、时钟抖动和其他系统非线性来确定误差阈值。当超过误差限值时，可在ADC内核中标记特定样本及其对应的样本数和误差幅度。使用内部BIST的一大好处，是它将误差源界定在ADC内核本身，排除了专属于数字数据传输输出的接收位错误引起的误差。一旦明确误差阈值，便可执行涉及ADC、链路以及FPGA或ASIC的完整系统测量，以便确定全分量CER。　　

图5. ADC转换误差率与其热噪声的关系通常只能通过晶体管级电路仿真获得。上图为一个12位ADC的示例图，要实现10-15的CER，其必须能承受8 Σ的热噪声。

现在看看如何计算热噪声贡献：

SNR = 20log(VSIGNAL/VNOISE)

VNOISE = VSIGNAL × 10^(–SNR/20)

为得出ADC的均方根噪声，必须调整VFULLSCALE：VNOISE = (VFULLSCALE/(2 × (2) × 10^(–SNR/20)

利用以下公式计算AD9625的热噪声限值，它是一款12位2.6 GSPS ADC，设计满量程范围(FSR)为1.1 V，SNR为55，2.508 MHz混叠输入 频率。

热噪声限值= 8 ×VINpp ×10 ^ (SNR/20)/2√(2)= 3.39 mV ~ ±12个码

本例中，对于10-15误差限值，单单热噪声的8Σ分布就能贡献最多±12个码。这应针对ADC的折合到输入端总噪声测量进行测试。注意：数据手册中的折合到输入端噪声可能不是基于足够大的样本规模(用于10-15测试)而测得的。折合到输入端噪声包含所有内部噪声源，包括热噪声。

为了明确界限以尽可能包含所有噪声源，包括测试设备，我们使用内部BIST来测量误差幅度分布。利用AD9625的内部BIST，以2.5 GSPS运行，混叠AIN频率为80 kHz，接近ADC满量程，使用标称电源和温度条件执行CER测量，为期20天。

假设模拟电压转换为数字表示的所有ADC处理都是理想的。数字数据仍然需要精确传输，并在信号链的下游FPGA或ASIC中的下一级处理中精确接收。这一级的数字混乱通常由位错误或误码率来定义。然而，ADC的数据眼图输出的综合特性可以在PCB走线末端直接测量，并与JESD204B接收器眼罩比较，从而非常好地了解输出质量。

在1 Σ内以2.6 GSPS运行时，为了确立10-15的CER，10的15次方个样本，需要让此测试连续运行4.6天。对于更大的Σ，要确立更高的置信度，此测试需要运行更长时间。测试需要非常稳定的测试环境和干净的电源。被测转换器的电压源如有任何毛刺未被抑制，将导致测量错误，测试将不得不从头再来。

可利用一个FPGA计数器来记录两个相邻样本的幅度差超过阈值的情况，把该样本算作一次转换错误。计数器必须累计整个测试期间的错误总数。为了确保系统的工作行为符合预期，误差幅度和理想值也应记录在直方图中。测试所需时间取决于采样速率、期望的测试转换误差率和置信度要求。小于10-15的CER和95%的置信度至少需要连续测试14天。通过外推到实测值以外可以估计CER，但置信度会降低。

测量ADC的CER是一个破费时间的过程，您可能会想，是否能够基于已知测量结果进行外推。好消息是可以这样做。然而，有利必有弊，读者要擦亮眼睛。当我们不断地利用这种方法对误差率进行合理的数学估计时，估计的置信度会越来越低。例如，若置信度不到1%，那么知道10-18的误差率可能也没有什么用。

对于任何给定样本，转换误差阈值可能累计达到4或5个LSB。根据ADC分辨率、系统性能和应用的误差率要求，该值的大小可能略有不同。使用此误差带与理想值进行比较后，超出此限值的样本将被视为转换错误。ADC的误差带可通过调整阈值并监视典型性能数据来测试。最后使用的测试限值为缺陷的均方根和，其中主要是ADC热噪声。

采样值相对于理想值的测试数据直方图类似于离散式泊松分布图。泊松分布与二项式分布的主要区别在于，泊松分布没有固定的试验次数。相反，它使用固定的时间或空间间隔，并