Xilinx UltraScale：为您未来架构而打造的新一代架构

0G以太网、Interlaken和PCIe® IP核优化，可支持新一代存储器接口功能并显著降低时延

　　· 电源管理可对各种功能元件进行宽范围的静态与动态电源门控，实现显著节能降耗

　　· 新一代安全策略，提供先进的AES比特流解密与认证方法、更多密钥模糊处理功能以及安全器件编程

　　· 通过与Vivado工具协同优化消除布线拥塞问题，实现了90%以上的器件利用率，同时不降低性能或增大时延

　　系统设计人员将这些系统级功能进行多种组合，以解决各种问题。下面的宽数据路径方框图可以很好地说明这一问题。见图3.

　　
图3:Tb级I/O需要海量的并行数据路径

　　图中，数据速率高达Tbps的数据流从从左侧流入再从右侧流出。系统必须在左右两侧的I/O端口之间传输数据流，同时还要执行必要的处理工作。可以通过高速串行收发器来进行I/O传输，运行速率高达数Gbps。一旦数Gbps的串行数据流进入器件，就必须扇出（fan out），以便与片上资源的数据流、路由和处理能力相匹配。

　　Tb级系统的设计挑战：时钟歪斜与海量数据流

　　举一个现实的实例，假设左侧和右侧I/O端口的带宽为100Gb/s。这意味着片上资源也必须要处理至少100Gb/s的流量。设计人员一般采用512至1024位的宽总线或数据路径来处理相关的数据吞吐量，产生一个与片上资源功能相匹配的系统时钟。如果线速提高到400Gb/s，那么总线宽度达到1024至2048位也并不少见。

　　现在考虑一下这类总线的时钟要求。在UltraScale架构推出之前，高系统时钟频率运行会使这些海量数据路径上的时钟歪斜程度增大，甚至达到整个系统时钟周期的将近一半。时钟歪斜几乎占用一半的时钟周期，这种情况下设计方案需要依靠大量流水线才有可能达到目标系统性能。只剩下一半的时钟周期可用于计算，因此得到可行解决方案的几率就会很低。大量使用流水线不仅会占用大量寄存器资源，而且还会对系统的总时延造成巨大影响，这也再次证明了这种方法在当今的高性能系统中不可行。

　　UltraScale架构提供类似ASIC时钟功能

　　多亏UltraScale 架构提供类似ASIC的多区域时钟功能，使得设计人员现在可以将系统级时钟放在整个晶片的任何最佳位置上，从而使系统级时钟歪斜降低多达50%。将时钟驱动的节点放在功能模块的几何中心并且平衡不同叶节点时钟单元（leaf clock cell）的时钟歪斜，这样可以打破阻碍实现多Gb系统级性能的一个最大瓶颈。系统总体时钟歪斜降低后，就无需再使用大量流水线，并可消除随之而来的时延问题。UltraScale架构中类似于ASIC的时钟功能不仅能移除时钟布置方面的限制，还能在系统设计中实现大量独立的高性能、低歪斜时钟源。这与前几代可编程逻辑器件中所采用的时钟方案完全不同。从系统设计人员的角度出发，这种解决方案能轻松解决时钟歪斜问题。

　　从容应对海量数据流挑战

　　极高性能应用一般采用宽总线或宽数据路径来匹配路由到片上处理资源的数据流。然而采用宽总线来扩展性能时，除了要简单处理时钟歪斜问题外，还要应对一系列自身挑战。众所周知，同类竞争架构经证实其适用于高性能设计的布线资源非常有限且缺乏灵活性。如果FPGA的互连架构性能较低，那么用它来实现100Gb/s吞吐量的应用时，需要将数据总线提升到1536至2048位的宽度。

　　尽管更宽的总线实现方案可以降低系统时钟频率，但由于缺乏支持宽总线系统所需的布线资源，因此会产生严重的时序收敛问题。而且有些FPGA厂商采用的是过时的模拟退火布局布线算法，不考虑拥塞程度和总线路长度等全局设计指标，因此会进一步加剧时序收敛问题。这样，设计人员就不得不进行多方面权衡，包括降低系统性能（通常不可取）；使用大量流水线，不惜增大时延；或者降低可用器件资源利用率。在任何情况下，经证明这些解决方案都是不佳或存在欠缺的方案。最重要的是，传统FPGA中布线资源（用于满足100Gb/s应用的要求）的局限性几乎可以说明它们不可能适用新一代多Tb应用的要求，即便能适用，但器件的利用率会非常低，时延极高。

　　更为复杂的问题在于，通过大量的宽数据总线来扩展性能会带来额外的代价，那就是需要显著增加逻辑电路开销用以支持宽总线的实施，从而进一步加大实现时序收敛的难度。

　　以以太网数据包大小为例可以很好地说明这个情况。以太网的数据包最小为64字节（512位）。假设采用2048位宽的总线来实现400G的系统，那么总线最多容纳4个数据包。

在2048位宽的总线中存在多种数据包组合形式，例如4个完整数据包或者1个、2个或3个完整或部分数据包，这样需要使用大量逻辑来处理