赛灵思UltraScale架构：业界首款ASIC级All Programmable架构

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　　片上模块RAM(BRAM)经重新构建后可与系统中其它可编程模块性能相匹配并降低功耗。利用新的架构特性，设计人员无需使用其它片上布线或逻辑资源就能高效创建出大规模快速RAM阵列和FIFO。

　　UltraScale架构满足新一代系统的系统级功耗要求

　　每一代All Programmable逻辑器件系列都能显著降低系统级功耗，UltraScale架构正是建立在这一传统优势之上。低功耗半导体工艺以及通过芯片与软件技术实现的宽范围静态与动态电源门控可将系统总功耗降低至赛灵思7系列FPGA(业界最低功耗的All Programmable器件)的一半。

　　图5：采用UltraScale架构实现最低总功耗

　　降低功耗对设计人员来说意味着两件事：(1)更低的功耗预算和散热管理要求;(2)更高的速度。这两点对满足新一代应用不断提高的要求极为重要。

　　UltraScale的IP保护与防篡改安全功能

　　赛灵思的安全解决方案与创新产品已经历了五代以上的发展，UltraScale All Programmable架构在这一基础上引入了多种增强型安全特性，可对载入器件内的IP提供更强的保护并实现防篡改功能，继续保持着延续赛灵思在安全解决方案领域的领先地位。UltraScale 架构在安全性方面的改进包括：更强大更先进的AES比特流解密与认证方案;更多密钥模糊处理功能;确保在编程过程中无法对加密密钥进行外部访问。这样就能得到稳定可靠的业界领先解决方案，满足不断变化的新一代安全要求。

　　UltraScale与Vivado协同优化 = 成功保障

　　要为最严苛的应用提供前所未有的集成度、容量和ASIC级系统性能，并实现90%以上的空前器件利用率且不降低性能，这就需要采用业界独有的SoC增强型设计环境。

　　Vivado设计套件是一款全新的SoC增强型设计环境，最初针对赛灵思7系列器件推出，主要用于未来十年的All Programmable器件(例如UltraScale架构)。Vivado能解决可编程系统集成与实现方面的关键设计瓶颈，其生产力相对同类竞争开发环境提高了四倍。

　　要实现新一代设计提出的超高性能、集成度以及结果质量目标，就需要采用全新的器件布局布线方案。传统FPGA布局布线工具依靠模拟退火作为主要的布局优化算法，无法顾及拥塞程度或总导线长度等全局设计指标。要实现具备多Tb性能的设计，需要采用宽总线而且要求时钟歪斜几乎为零。因此，采用模拟退火这种不考虑总体导线长度和拥塞情况的布局布线算法是绝对不可行的。

　　Vivado设计套件利用多变量成本函数找出最优布局方案，这样，设计人员就可以快速确定布线方案，并使器件利用率达到90%以上且不降低性能。与采用其他解决方案相比，这种方式的运行时间更短而且结果的变化程度也更小，这样实现设计收敛所需的迭代次数就更少，并且性能和器件利用率都达到了业界前所未有的高水平。

　　UltraScale架构与工艺技术

　　工艺技术在任何芯片架构中都是一个重要的考虑因素，赛灵思UltraScale架构可以支持多种工艺技术。赛灵思与台积(TSMC)合作推出的28nm HPL(低功耗高性能)工艺技术是赛灵思7系列All Programmable器件能够取得巨大成功的主要因素。凭借之前合作所取得的经验，赛灵思与台积又开发出了20nm 20SoC平面工艺技术，用以支持预计将于2013年推出的第一代赛灵思UltraScale All Programmable器件。

　　然而，赛灵思设计UltraScale架构还有另一个目的，那就是充分利用继20SoC之后的工艺节点16FinFET所提供的更高的性能、容量和节电性能。 另外，在赛灵思"FinFast"开发计划(该计划汇集了赛灵思和台积的优秀工程设计人才)的支持下，赛灵思UltraScale架构和Vivado 设计套件针对台积 16FinFET工艺技术进行了协同优化。这样，赛灵思与台积将于2014年推出第二代UltraScale All Programmable器件芯片。

　　结论

　　为了实现数百Gbps的系统级性能，实现全线速智能处理，并扩展至Tbps和每秒10亿次的浮点运算水平，我们需要采用一种全新的架构方案。赛灵思根据新一代高性能系统需求已经开发出了新一代UltraScale 架构和Vivado设计套件。UltraScale架构能提供ASIC级的系统性能，满足最严苛的新一代应用要求：即实现海量I/O和存储器带宽、海量数据流、极高的DSP与包处理性能，并在不影响性能的前提下实现超过90%的前所未有的器件利用率。

UltraScale是业内首款在All Programmable架构中应用最前沿ASIC架构增强功能的产品，能够从20nm平面FET扩展到16nm 鳍式FET，甚至更先进的技术，此外还能从单芯片电路扩展至3D IC。 通过整合台积的先进技术并与Vivado新一代设计套件实现协同优化，赛灵思提前一年实现同类竞