赛灵思UltraScale架构：业界首款ASIC级All Programmable架构

有交通车辆试图同时移动。这样通常就会造成大堵车。现在考虑一下将这一十字路口精心设计为现代化高速公路或主干道，情况又会如何。道路设计人员设计出了专用坡道(快行道)，用以将交通流量从主要高速路口的一端顺畅地疏导至另一端。交通流量可以从高速路的一端全速移动到另一端，不存在堵车现象。下面的两幅图说明了这一观点：

　　赛灵思为UltraScale架构加入了类似的快速通道。这些新增的快速通道可供附近的逻辑单元之间传输数据，尽管这些单元并不一定相邻，但它们仍通过特定的设计实现了逻辑上的连接。这样，UltraScale架构所能管理的数据量就会呈指数级上升，如下图所示。

　　通过UltraScale架构提供的高布线效率从根本上完全消除了布线拥塞问题。结果很简单：只要设计合适，布局布线就没有问题。这样也使器件利用率达到90%以上，且不降低性能或增加系统时延。

　　下面的这两幅图显示出UltraScale架构以及Vivado设计套件的相应改进对于系统性能和器件利用率的改善效果。与竞争产品PLD 架构相比，UltraScale架构将利用率和性能提升到了全新的高度，无需像PLD架构那样为了实现设计目标，不得不在利用率、性能、时延和延长布局布线时间等方面进行权衡取舍。

　　图4 ：UltraScale架构在不降低性能的前提下提供高利用率

　　图4中左图的蓝绿色区域表示：如果系统设计适合使用UltraScale器件，那么就可以布线，而且不受设计复杂性和器件利用率方面的制约。左图中的灰色区域表明Vivado设计套件在任何利用率水平下的运行速度都比竞争设计工具快2至12倍。两幅图的蓝绿色区域都表明Vivado 设计套件是唯一可以在高器件利用率条件下对大型复杂系统设计进行布局布线的工具。同时，右图的灰色区域显示采用Vivado设计套件创建出设计的速度在任何利用率等级下都比竞争产品快25%。UltraScale架构可支持海量数据流与布线，Vivado设计套件与之结合使用，能够在竞争产品无法企及的设计空间内提供更高的系统性能。

　　UltraScale架构3D集成可增强所有功能

　　最新Virtex® UltraScale和Kintex® UltraScale系列成员产品能使赛灵思第二代3D IC架构中的连接功能资源数量及相关晶片间带宽实现阶梯式增长。布线、带宽和最新3D IC大容量存储器优化接口容量的显著增加能确保新一代应用在极高的利用率水平下实现目标性能。

　　实现快速、智能处理

　　从噪声中提取更多信号，创建更加逼真的画面，以及应对无止境的数据包流量增长，所有这些都在对智能处理性能提出更高要求。与此同时，还要将成本控制在规定的预算范围内，这样就给设计带来了诸多实际限制。简言之，市场需要以更少的成本实现更高的系统性能，这是大多数电子产业永恒不变的趋势。而赛灵思的UltraScale器件非常适合满足这些多元化的设计要求。

　　最新的27x18位乘法器和双加法器以及关键路径优化功能显著提升了定点和IEEE 754标准浮点算法的性能与效率。UltraScale架构能够让双精度浮点运算的资源利用率实现1.5倍的效率提升，并具有更多的DSP资源数量，因此可以满足新一代应用在TMAC处理性能和集成方面的要求，并实现最优价格点。

　　UltraScale架构经过专门优化，可解决以数百Gbps速率运行的包处理功能有关的关键路径瓶颈问题，这些功能包括：误差校正与控制(ECC)、循环冗余校验(CRC)以及前向纠错(FEC)。增强型DSP子系统，与硬化的100 GbE MAC和Interlaken接口以及赛灵思SmartCore 包处理与流量管理IP完美结合在一起，采用最佳封装，能够实现线速高达数百Gbps的包处理功能。

　　提供海量I/O和存储器带宽

　　UltraScale架构能在显著增强高速SerDes收发器性能的同时大幅降低其功耗。Virtex UltraScale器件采用可支持5 Tbps以上串行系统带宽的新一代SerDes(收发器)。ASIC级SerDes的灵活性要高于早期器件中的SerDes，同时保留了前代产品可靠的自适应均衡功能(自动增益控制、连续时间线性均衡、判定反馈均衡以及sliding 滑动DFE)。赛灵思的自适应均衡功能可将误码率维持在无法察觉的水平(<1017)并允许UltraScale SerDes直接驱动每秒高达数GHz的高速背板。

　　赛灵思UltraScale架构集成了多个DDR3/4-SDRAM存储控制器以及硬化的DDR物理层(PHY)片上模块，从而将存储器接口功能推向一个全新高度。UltraScale器件包含：

　　· 更多SDRAM控制器

　　· 更广泛的SDRAM端口

　　· 更快的存储器端口

硬化的SDRAM PHY模块与软核PHY相比能够将读取时延降低30%，同时它具有控制DDR4 SDRAM的能力，可将外部存储器功耗降低2