FPGA应用和设计要点详细解析

e counter = counter + 1;

　　end

　　但如果是时序逻辑进程，则不存在该问题。

　　2）case语句的default一定不能少！

　　原因和if语句相同，这里不再多说了。

　　需要提醒的是，在时序逻辑进程中，default语句也一定要加上，这是一个很好的习惯。

　　3）组合逻辑进程敏感变量不能少也不能多。

　　这个问题倒不是太大，verilog2001语法中可以直接用 * 搞定了。顺便提一句，latch有弊就一定有利。在FPGA的LE中，总存在一个latch和一个D触发器，在支持DDR的IOE（IOB）中也存在着一个latch来实现DDIO。不过在我们平时的设计中，对latch还是要尽可能的敬而远之。

　　FPGA设计要点之四：逻辑仿真

　　仿真是FPGA设计中必不可少的一步。没有仿真，就没有一切。仿真是一个单调而繁琐的工作，很容易让人产生放弃或者偷工减料的念头。这时一定要挺住！仿真分为单元仿真、集成仿真、系统仿真。

　　单元仿真：针对每一个最小基本模块的仿真。单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100％！这三种覆盖率都可以通过MODELSIM来查看，不过需要在编译该模块时要在Compile opTIon中设置好。

　　集成仿真：将多个大模块合在一起进行仿真。覆盖率要求尽量高。

　　系统仿真：将整个硬件系统合在一起进行仿真。此时整个仿真平台包含了逻辑周边芯片接口的仿真模型，以及BFM、Testbench等。系统仿真需要根据被仿真逻辑的功能、性能需求仔细设计仿真测试例和仿真测试平台。系统仿真是逻辑设计的一个大分支，是一门需要专门学习的学科。