Board从入门到精通系列（六）

q Evaluation and Development Kit。下一步，直到完成，进入IDE。

在IDE的Sources窗口中右键选择Add Sources...，添加OpenRisc verilog源码。我们将openrisc_rtl_verilog_or1200_rel3版本源码解压到本地磁盘，还需要将or1200_defines.v, or1200__qmem_top.v, or1200_spram_2048x32.v三个文件进行修改，可以下载后直接覆盖原文件，原书中有详细修改说明。

选择第二项，下一步

点Add Directories...选择源码存放目录，确定，返回IDE。这时还需要添加一个仿真激励文件，我们创建一个文件or1200_tb.v，步骤如下：

仍然在Sources窗口右键，Add Sources...

选择第三项，Next

选择Create File...，输入or1200_tb，确定，回到IDE。双击打开，修改其内容如下：
`timescale 1ns / 100ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2014/01/26 12:57:10
// Design Name:
// Module Name: or1200_tb
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////

module or1200_tb();
reg CLOCK_50;
reg rst;
initial begin
CLOCK_50 = 1'b0;
forever #10 CLOCK_50 = ~ CLOCK_50;
end

initial begin
rst = 1'b1;
#200 rst = 1'b0;
#1000 $stop;
end

or1200_top or1200_top_inst
(
.clk_i(CLOCK_50),
.rst_i(rst),
.pic_ints_i(20'b0),
.clmode_i(2'b00),

.iwb_clk_i(clk_i),
.iwb_rst_i(rst),
.iwb_dat_i(32'b0),
.iwb_ack_i(1'b0),
.iwb_err_i(1'b0),
.iwb_rty_i(1'b0),
.iwb_cyc_o(),
.iwb_adr_o(),
.iwb_dat_o(),
.iwb_stb_o(),
.iwb_we_o(),
.iwb_sel_o(),
`ifdef OR1200_WB_CAB
.iwb_cab_o(),
`endif

.dwb_clk_i(clk_i),
.dwb_rst_i(rst),
.dwb_dat_i(32'b0),
.dwb_ack_i(1'b0),
.dwb_err_i(1'b0),
.dwb_rty_i(1'b0),
.dwb_cyc_o(),
.dwb_adr_o(),
.dwb_dat_o(),
.dwb_stb_o(),
.dwb_we_o(),
.dwb_sel_o(),
`ifdef OR1200_WB_CAB
.dwb_cab_o(),
`endif

.dbg_stall_i(1'b0),
.dbg_ewt_i(1'b0),
.dbg_lss_o(),
.dbg_is_o(),
.dbg_wp_o(),
.dbg_bp_o(),
.dbg_stb_i(1'b0),
.dbg_we_i(1'b0),
.dbg_adr_i(0),
.dbg_dat_i(0),
.dbg_dat_o(),
.dbg_ack_o(),

.pm_cpustall_i(0),
.pm_clksd_o(),
.pm_dc_gate_o(),
.pm_ic_gate_o(),
.pm_dmmu_gate_o(),
.pm_immu_gate_o(),
.pm_tt_gate_o(),
.pm_cpu_gate_o(),
.pm_wakeup_o(),
.pm_lvolt_o()
);
endmodule

将or1200_tb.v设为仿真的顶层文件。一切就绪，下面进行行为仿真。

在左侧设计流程中选择Run Simulation，接着点行为仿真。经过初始化，进入Vivado Simulator界面。添加信号or1200_tb/or1200_top_inst/or1200_cpu/or1200_ctrl/ex_insn，or1200_tb/or1200_top_inst/or1200_cpu/or1200_rf/rf_b/mem[1]和mem[2]到波形观测窗。

将前面生成的OpenRISC代码mem.data复制到仿真目录（根据你的工程路径设置），如下图

在仿真界面命令行依次输入restart，run 1000ns后得到结果如下

对比mem.data文件最后几行二进制代码：
a4000000
e020004d
e040004d
9c21000a
e0420800
15000001

可以看到，ex_insn信号依次呈现了上述指令，并且能看到mem[1]和mem[2]的值依次变为0x0000000a。对比前面trace文件可以知道，mem[1]即OpenRISC的r1寄存器，mem[2]即r2寄存器，依次类推。我们在进一步学习OpenRISC时，可以重点关注这些寄存器的值变化。

为了直观看到取指、译码、执行流水线，我们再加入or1200_tb/or1200_top_inst/or1200_cpu/or1200_ctrl/ex_insn/if_insn和id_insn两个信号，重启仿真过程：restart, run all.

可以看到指令沿if,id,ex三个模块依次流动，实现了流水线。

本节工程文件可以到我的资源下载。

结论：通过Vivado可以替代ISE完成逻辑开发和验证。