使用VIVADO对7系列FPGA的高效设计心得

随着xilinx公司进入20nm工艺，以堆叠的方式在可编程领域一路高歌猛进，与其配套的EDA工具——新一代高端FPGA设计软件VIVADO也备受关注和饱受争议。我从2012年开始使用VIVADO，像所有刚推出的软件一样，在刚推出的时候都会存在一些bug，特别是VIVADO2013.2\2013.3。而最新的版本VIVADO2013.4在32位的电脑上也是经常出现运行缓慢、自动退出或挂起等现象，相信在后面的版本中这些问题会得到很好的解决。虽然存在一些bug但是它却阻挡不了VIVADO高效的设计以及良好的布局布线效果。下面我以我工作中碰到的一个工程为例来和大家分享一下VIVADO的高效设计带给我们的全新感受！我的工程是一个ADC数据采集的例子，LVDS总线，12根数据线，DDR模式。根据XILINX给出的xapp585，我将串并转换1:7的设计改成了串并转换1:4。依然使用了selecTIO资源的ISERDES。原设计框图如下：[[wysiwyg_imageupload:1348:]]其中CalibraTIon bitslip state machine和Deskew  Control模块比较复杂并且使用了较多的算法，整个工程在ISE14.2中光综合过程就跑了将近5分钟左右，然后布局布线就更加的慢了。将近跑了7分钟半。后来我将整个工程移植到VIVADO2013.4中，其效率快的让我吃惊，总共加起来不超过5分钟。在使用VIVADO 的过程中有以下几个亮点，让我感觉效率确实提高不少。第一，当版本升级后，相应的IP版本也要升级，但是不要担心，VIVADO在检测到需要更新的IP后会提醒你更新，只要按着它的提示进行操作就可以将所有的IP一起更新，省去了很多麻烦。第二，调试时，直接从netlist通过mark debug添加NET到ILA中，然后VIVADO会将相应的约束自动添加到xdc文件中，最后通过VIVADO Logic Analyzer来查看波形。这种方法比之前的chipscope更加的高效！[[wysiwyg_imageupload:1349:]]第三，掌握基本的几个Tcl命令，如get_cells/get_nets/get_pins/get_ports/get_clocks等，而且相对于ISE环境下的Tcl命令，这些命令都是全称加上下划线的，掌握这些命令可以编成脚本，大大的提高了设计效率。