编写具有100%可靠性代码的几个技巧

时序约束的重要性
如果您希望自己的逻辑正确运行，则必须采用正确的时序约束。如果您已经慎重确保代码全部同步且注册了全部I/O，则这些步骤可以显著简化时序收敛。在采用上述代码并且假定系统时钟为100MHz时，则只需四行代码就可以轻松完成时序约束文件，如下所示：
NET sys_clk_bufg TNM_NET =sys_clk_bufg;TIMESPEC TS_sys_clk_bufg = PERIODsys_clk_bufg 10 ns HIGH 50%;OFFSET = IN 6 ns BEFORE sys_clk;OFFSET = OUT 6 ns AFTER sys_clk;
请注意：赛灵思FPGA中I/O注册逻辑的建立与保持时间具有很高的固定性，在一个封装中切勿有太大更改。但是，我们仍然采用它们，主要用作可确保设计符合其系统参数的验证步骤。
三步简单操作
仅需遵循以下三步简单操作，设计人员即可轻松实施可靠的代码。
? 切勿让综合工具猜测您的预期。采用赛灵思原语对所有 I/O 引脚和关键逻辑进行明确定义。确保定义 I/O 引脚的电气特性；? 确保逻辑 100% 同步，并且让所有逻辑参考主时钟域；? 应用时序约束确保时序收敛。
只要遵循上述三个步骤，您就能够消除综合与时序导致的差异。扫除这两个主要障碍会让您获得具有100%可靠性的代码。