FPGA工程师不得不知的FPGA设计经验

不能被综合；

　　10、遵守register-inregister-out规则；

　　11、像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生；

　　12、确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的；

　　13、在嵌入式存储器中使用BIST；

　　14、虚单元和一些修正电路是必需的；

　　15、一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块；

　　16、除非低功耗不要用门控时钟；

　　17、不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能（例如前向加法器）；

　　18、如果时间充裕，通过时钟做一个多锁存器来取代用MUX；

　　19、不要用内部tri-state，ASIC需要总线保持器来处理内部tri-state；

　　20、在toplevel中作padinserTIon；

　　21、选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等）；

　　22、小心由时钟偏差引起的问题；

　　23、不要试着产生半周期信号；

　　24、如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数；

　　25、在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做；

　　26、不要使用HDL提供的除法器；

　　27、削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1-4个专门的时钟通道；

　　以上是大家在设计中最好遵守的要点，它可以使你的设计更好。