谁能缩短大容量FPGA的编译时间？增量式编译QIC！

三态驱动是依靠多路器逻辑模拟实现，这两点往往要求跨层的编译优化，而这在增量式编译流程中是做不到的，会导致编译失败。只有一种情形例外，就是内部三态逻辑所涉及的所有信号都在同一个底层分区中，Quartus可以依靠多路器逻辑模拟此三态逻辑。双向端口也类似，只有在此双向逻辑所涉及的所有信号都在一个底层分区中，QIC才能正常进行。

　　b. 分区的输入输出最好都通过寄存器实现，资源有限的情况下至少保证跨分区的连接中的一端是寄存器（reg-in或者reg-out）；

　　虽然这一规则有一定的实现难度，但它可以避免在使用增量式编译流程的时候，那些跨分区边界的信号的延迟出现大的恶化。如果不能实现这一规则，跨分区连接的两端有可能都是组合逻辑。在Flat Compilation中，这两组组合逻辑会被综合优化到一起来布局布线，时序容易满足；但在是增量式编译中，由于不能跨区优化，这2组组合逻辑的分别布局布线，那穿过这两组逻辑的路径延迟将有可能变得很长，出现时序违背。

　　c. 避免不包含任何处理逻辑的信号环路穿越分区边界；

　　也是由于不能跨区优化，这样的信号环在Flat Compilation中可以被优化消除掉，在增量式编译中就不能消除，浪费资源。

　　d. 避免跨分区的常量信号

　　类似C，跨区的常量信号不能在目的端分区中直接实现（"0"连接地层，"1"连接电源层），而必须占用走线资源实现。

　　关注相关报告信息

　　使用QIC时，Quartus中会产生很多QIC专有的消息，因此在编译报告中也增加一些新的章节。这些报告章节，对我们了解QIC的运行情况有直接的帮助，尤其是当一些异常情况出现，往往需要我们通过阅读这些报告章节来进行调试。比较重要的报告有：

　　a. Partition Merge report

　　分区合并的报告章节如下图所示，分别提供在这个阶段网表的使用情况（netlist Types Used），各个分区的综合警告信息（Partition Warning）和综合后各类资源使用情况（Partition Statistics）。

　　b. Incremental compilation section in Fitter report

　　在Fitter报告中，也增加了增量式编译的章节。其中，Incremental Compilation Preservation Summary汇总了设计中被保留的布局和布线比例；Incremental Compilation Partition setting 说明了设计中所有分区的创建方式和网表的保留级别（Preservation level）；Incremental Compilation Placement Preservation给出了每一个分区中节点保留的信息；Incremental Compilation Routing Preservation则是每个分区中布线保留的信息。

　　c. Design partition window

　　这个窗口默认是不在Quartus 界面中显示的，用户需要通过Quartus菜单栏"Assignments"-》"Design partition window"打开这个窗口。这个窗口给出可配置分区的当前设置及各个网表文件的时间戳信息，并且可以在此窗口中快速修改分区使用的网表类型（Netlist Type）和Fitter网表的保留级别（Fitter Preservation Level）。

　　结束语

　　在本文中，向大家介绍了增量式编译的原理、过程和一些性能表现，同时给出了使用QIC需要注意的一些指导原则。华为、中兴等客户的多个项目实践已经证明QIC是一个可以用来解决大容量FPGA设计编译时间太长的有效手段。