微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > Allegro 辅铜的问题@!#(已 解决)

Allegro 辅铜的问题@!#(已 解决)

时间:10-02 整理:3721RD 点击:

我做的是个4层的板子, 顶层、低层为走线层,中间VCC、GND,现在我的板子线已经布好了, 想再顶层、低层覆地铜@!#
结果我覆铜之后,覆的铜不避让啊! 慢板子都是 DRC, 谁怎么回事啊!@
附件为我的版图》》,。   望高手 帮忙给我看下!@#

将铜改为动态铜。

这是我 覆铜时候的设置#@¥
是动态的啊啊@!#


可以先铺静态铜
然后改成动态铜
刷新一下就OK了

还是不行啊,不会弄
附件是我的版图, 麻烦那为下下来,在自己的电脑上试试看,怎么弄啊!@
谢谢啊#@!¥

啥版本啊?破解的allegro就是抽风,过两天,或重启一下电脑可能就好了。我用15.5和16.2都有这问题。

16.2 的, 好几天都是这个样子的!@#
  头疼!@#

求救!@ 快来人啊

你看看 Setup-Drawing Option里面 Status选项卡最下面的fill mode是不是选smooth。要选这个,动态铜才会避开。

楼上说的很对1   还有就是要是正片,负片也看不到避让!@#

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top