微波EDA网，见证研发工程师的成长！

首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 16.2怎么定义via

16.2怎么定义via

时间：10-02 整理：3721RD 点击：

我想不同的层不同的走线定义不同的via.怎么定义?

在约束里应该可以设

具体是哪里?没找到

就在约束里（16.2）

上一篇：关注PCB设计者的职业健康, 脊柱保健6招
下一篇：ddr必须要终端电阻吗

Cadence Allegro PCB设计 Orcad 相关文章：

栏目分类

热门文章

Copyright © 2017-2020 微波EDA网版权所有

Top