微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 这个约束代表什么含义啊?

这个约束代表什么含义啊?

时间:10-02 整理:3721RD 点击:
RT大家看一下


这个不是约束吧?
是因为你的封装 是网上下的吧……

网络来源的路径

导网表时就有的,不是属性,是用第一方网表导进allegro才有的,可以不用关心

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top